特許
J-GLOBAL ID：201803001178019998

改善された電源ノイズ排除を有する可変利得増幅器

発明者：
ユアン、シャオビン

ユアン、シャオビン について

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ナトニオ、ジョセフ

ナトニオ、ジョセフ について

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バーソロミュー、ケビン・ロバート

バーソロミュー、ケビン・ロバート について

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プラサド、マンガル

プラサド、マンガル について


出願人/特許権者：
クゥアルコム・インコーポレイテッド

クゥアルコム・インコーポレイテッド について


代理人 (5件)： 蔵田 昌俊 ,  福原 淑弘 ,  井関 守三 ,  岡田 貴志 ,  中丸 慶洋
公報種別：公表公報
出願番号（国際出願番号）：特願2018-524474
公開番号（公開出願番号）：特表2018-533890
出願日： 2016年10月13日
公開日（公表日）： 2018年11月15日
要約：
低減された電源ノイズを有するように構成された電圧利得増幅器(VGA)。VGAは、第1の電圧レールと第2の電圧レールとの間に結合された第1のレジスタ、第1のFET、および第1の電流源を含む。VGAは、それら電圧レール間に結合された第2のレジスタ、第2のFET、および第2の電流源を含む。可変レジスタは、第1および第2のFETのそれぞれのソース間に結合される。可変キャパシタは、それぞれ、第1または第3の電圧レールと第1および第2の入力FETのソースとの間に結合される。キャパシタが第1の電圧レールに結合されている場合、FETのゲートに印加される入力差動信号が第1の電圧レールにおける電源電圧から導出される場合にノイズ除去がFETのゲート・ソース間電圧にまたがって生じる。キャパシタが第3のレールに結合されている場合、よりクリーンなレギュレータによって第3のレールにおける電源電圧が生成される場合に電源ノイズが低減される。
請求項（抜粋）：
第1のゲート、第1のソース、および第1のドレインを含む第1の電界効果トランジスタ(FET)と、ここにおいて、前記第1のゲートは、第1の差動信号の正の成分を受け取るように構成され、前記第1のソースおよび前記第1のドレインは、第1の電圧レールと第2の電圧レールとの間に結合される、 第2のゲート、第2のソース、および第2のドレインを含む第2のFETと、ここにおいて、前記第2のゲートは、前記第1の差動信号の負の成分を受け取るように構成され、前記第2のソースおよび前記第2のドレインは、前記第1の電圧レールと前記第2の電圧レールとの間に結合される、 前記第1の電圧レールまたは第3の電圧レールと前記第1のFETの前記第1のソースとの間に結合された第1のキャパシタと、 前記第1の電圧レールまたは前記第3の電圧レールと前記第2のFETの前記第2のソースとの間に結合された第2のキャパシタと を備える、装置。
IPC (3件)：
H03G 3/10 ,  H03F 3/45 ,  H03F 1/26
FI (3件)：
H03G3/10 B ,  H03F3/45 Z ,  H03F1/26
Fターム (33件)：
5J100AA15 ,  5J100AA24 ,  5J100BA05 ,  5J100BB02 ,  5J100BB08 ,  5J100BB09 ,  5J100BB12 ,  5J100BB16 ,  5J100BB21 ,  5J100BC03 ,  5J100EA02 ,  5J500AA01 ,  5J500AA12 ,  5J500AC18 ,  5J500AC46 ,  5J500AC63 ,  5J500AC92 ,  5J500AF07 ,  5J500AF15 ,  5J500AH10 ,  5J500AH26 ,  5J500AH30 ,  5J500AH39 ,  5J500AK02 ,  5J500AK06 ,  5J500AK12 ,  5J500AK48 ,  5J500AM08 ,  5J500AT01 ,  5J500DN23 ,  5J500DN25 ,  5J500DP02 ,  5J500RU06
引用特許：
審査官引用 (2件)

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