特許
J-GLOBAL ID：201803003224725226
半導体記憶装置及びデータ読み出し方法
発明者：
出願人/特許権者：
代理人 (5件)：
蔵田 昌俊
, 野河 信久
, 峰 隆司
, 河野 直樹
, 鵜飼 健
公報種別：公開公報
出願番号（国際出願番号）：特願2017-045201
公開番号（公開出願番号）：特開2018-152146
出願日： 2017年03月09日
公開日（公表日）： 2018年09月27日
要約：
【課題】処理能力を向上できる。【解決手段】 実施形態によれば、半導体記憶装置は、複数のメモリセルMCを含むメモリセルアレイ10と、書き込みデータの誤り訂正符号を生成するエンコーダ32及び誤り訂正符号に基づいて読み出しデータの訂正処理を行うデコーダ31を含むECC回路24と、書き込みデータ、訂正データ、及び訂正処理に使用された誤り訂正符号を記憶可能なページバッファ25と、第1入力端子がエンコーダ32に接続され、第2入力端子がページバッファ25に接続され、出力端子がメモリセルアレイ10に接続され、複数のメモリセルMCに書き込みデータを書き込む場合に第1入力端子が選択され、複数のメモリセルに訂正データを書き込む場合に第2入力端子が選択されるマルチプレクサ26とを含む。【選択図】 図1
請求項（抜粋）：
複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルに外部から入力された書き込みデータを書き込む場合に誤り訂正符号を生成するエンコーダ及び前記複数のメモリセルからデータを読み出す場合に前記誤り訂正符号に基づいて前記複数のメモリセルから読み出された前記データの訂正処理を行うデコーダを含むECC(Error checking and correcting)回路と、
前記書き込みデータ、前記訂正処理により訂正された訂正データ、及び前記訂正処理に使用された前記誤り訂正符号を記憶可能なページバッファと、
第1入力端子が前記エンコーダに接続され、第2入力端子が前記ページバッファに接続され、出力端子が前記メモリセルアレイに接続され、前記複数のメモリセルに前記書き込みデータを書き込む場合に第1入力端子が選択され、前記複数のメモリセルに前記訂正データを書き込む場合に第2入力端子が選択されるマルチプレクサと
を備える半導体記憶装置。
IPC (2件)：
FI (3件)：
G11C11/16 240
, G11C11/16 230
, G06F11/10 662
5B001AA03
, 5B001AB02
, 5B001AC07
, 5B001AD03
, 5B001AE02
