特許

J-GLOBAL ID：201803003301575046

半導体装置およびその製造方法

発明者： 横田 和樹
出願人/特許権者： ルネサスエレクトロニクス株式会社
代理人 (1件)： 特許業務法人深見特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2016-139493
公開番号（公開出願番号）：特開2018-010985
出願日： 2016年07月14日
公開日（公表日）： 2018年01月18日
要約：

【課題】深いトレンチに形成された導電体部に所定の電圧を印加する構造を製造する工程を削減する。【解決手段】素子形成領域EFRを規定する素子分離領域EIRには、素子分離部DTIWと素子分離部DTINとを含む素子分離部DTIが形成されている。素子分離部DTINは、素子分離部DTIWから素子分離部DTIWが延在する方向と交差する方向に配置されている。素子分離部DTIは、トレンチTRC内に形成されたサイドウォール酸化膜SW、チタン膜TF、チタンナイトライド膜TNFおよびタングステン膜WFを含む。タングステン膜WFは、素子分離部DTIWではトレンチTRCWの底面を覆い、素子分離部DTINでは、トレンチTRCNの開口端を塞ぐように形成されている。プラグPG1は、素子分離部DTINのタングステン膜WFに接触するように形成されている。【選択図】図2

請求項（抜粋）：

半導体基板と、 前記半導体基板に形成された素子分離部と、 前記素子分離部によって規定された素子形成領域と、 前記素子形成領域を覆うように形成された絶縁膜と、 前記絶縁膜を貫通して前記素子分離部に接触するように形成されたコンタクト部と を有し、 前記素子分離部は、 前記半導体基板の表面から第1深さに達し、第1幅を有する第1素子分離部と、 前記半導体基板の前記表面から前記第1深さに達し、前記第1幅よりも狭い第2幅を有する第2素子分離部と を備え、 前記第1素子分離部は、前記第1素子分離部の下端において前記半導体基板と電気的に接続された第1導電体部を備え、 前記第2素子分離部は、前記第1導電体部に接触する第2導電体部を備え、 前記コンタクト部は前記第2導電体部に接触している、半導体装置。

IPC (3件)：

H01L 21/76 ,  H01L 21/331 ,  H01L 29/732

FI (2件)：

H01L21/76 L ,  H01L29/72 P

Fターム (18件)：

5F003BA24 ,  5F003BA25 ,  5F003BA27 ,  5F003BC90 ,  5F032AA11 ,  5F032AA35 ,  5F032AA44 ,  5F032AA45 ,  5F032AA54 ,  5F032AA67 ,  5F032BA02 ,  5F032CA18 ,  5F032DA02 ,  5F032DA07 ,  5F032DA12 ,  5F032DA22 ,  5F032DA25 ,  5F032DA44