特許
J-GLOBAL ID：201803003496904952
マルチパスネステッドミラー増幅回路
発明者：
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出願人/特許権者：
代理人 (1件)：
特許業務法人深見特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2018-120921
公開番号（公開出願番号）：特開2018-164307
出願日： 2018年06月26日
公開日（公表日）： 2018年10月18日
要約：
【課題】差動増幅回路のオフセット電圧の影響が除去された信号処理回路を提供する。【解決手段】信号処理回路1は、差動入力信号Vsp(t)/Vsm(t)を増幅する差動増幅回路AMP1を有するチョッパアンプ1Aと加算信号Vfil(t)を生成する加算回路1Bを備える。差動増幅回路に入力される差動信号は、制御クロックCLK1の第1位相期間および第2位相期間毎に入れ替えられる。加算回路は、第1位相期間および第2位相期間におけるチョッパ出力信号を加算して加算信号を生成する。【選択図】図1
請求項（抜粋）：
マルチパスネステッドミラー増幅回路であって、
差動入力信号が印加され、第1出力信号を出力する信号処理回路と、
前記差動入力信号が印加され、第2出力信号を出力する第2増幅器と、
前記第2出力信号が印加され、第3出力信号を出力する第3増幅器と、
第1容量および第2容量と、
を備え、
前記信号処理回路は、
前記差動入力信号を増幅してチョッパ出力信号を生成するチョッパアンプと、
前記チョッパ出力信号を加算して、加算信号を生成する加算回路と、
前記加算信号を増幅して前記第1出力信号を出力する第1増幅器と、
を備え、
前記チョッパアンプは、前記差動入力信号を増幅する差動増幅回路を有し、
前記差動増幅回路に入力される前記差動入力信号は、制御クロックの第1位相期間および第2位相期間毎に入れ替えられ、
前記チョッパアンプは、前記差動増幅回路の出力に基づき、前記第1位相期間および前記第2位相期間において、それぞれ、正転のオフセット電圧および反転のオフセット電圧が重畳する前記チョッパ出力信号を生成し、
前記加算回路は、前記第1位相期間および前記第2位相期間における前記チョッパ出力信号を加算して前記加算信号を生成し、
前記第1増幅器は、前記加算信号を増幅して前記第1出力信号を出力し、
前記第2増幅器は、前記差動入力信号を増幅して前記第2出力信号を出力し、
前記第3増幅器は、前記第1出力信号、前記第2出力信号、および前記第1容量を介してフィードバックされた前記第3出力信号が重畳した信号を増幅して前記第3出力信号を出力し、
前記第3増幅器は、前記第2容量を介して、前記第3出力信号を前記加算回路の入力端子にフィードバックし、
前記加算回路は、第1スイッチ回路、第1演算容量、および第1容量を有し、
前記第1容量の一端は、加算信号出力ノードに接続され、
前記第1容量の他端に、第1電源電圧が印加され、
前記第1スイッチ回路は、前記第1位相期間における第1サンプリング期間にわたり、前記第1演算容量の一端および他端に、それぞれ、前記チョッパ出力信号および、前記第1電源電圧と異なる基準電圧を印加し、
前記第2位相期間における第2サンプリング期間にわたり、前記第1演算容量の他端に前記チョッパ出力信号を印加し、前記第1演算容量の一端と前記加算信号出力ノードとを電気的に接続し、
前記加算回路は、前記第2サンプリング期間にわたり、前記第1演算容量の一端から前記加算信号出力ノードに前記加算信号を出力する、
マルチパスネステッドミラー増幅回路。
IPC (2件)：
FI (2件)：
Fターム (16件)：
5J500AA01
, 5J500AA21
, 5J500AA26
, 5J500AC13
, 5J500AC62
, 5J500AF15
, 5J500AF18
, 5J500AH10
, 5J500AH29
, 5J500AH39
, 5J500AK02
, 5J500AK09
, 5J500AK56
, 5J500MU04
, 5J500MV06
, 5J500MV14
