特許

J-GLOBAL ID：201803003854683661

情報処理装置、ストレージ制御プログラムおよびストレージ制御方法

発明者： 大江 和一
出願人/特許権者： 富士通株式会社
代理人 (2件)： 真田 有 ,  山本 雅久
公報種別：公開公報
出願番号（国際出願番号）：特願2016-252801
公開番号（公開出願番号）：特開2018-106462
出願日： 2016年12月27日
公開日（公表日）： 2018年07月05日
要約：

【課題】ストレージ装置におけるアクセス性能の低下を抑制する。【解決手段】半導体素子メモリを有する第1の記憶装置20と、第1の記憶装置20に対して行なわれるデータアクセスについてのデータアクセス情報を収集する収集部11aと、データアクセス情報に基づき、データアクセス数が第1閾値を上回り、且つ、データアクセスにおけるライトアクセスの割合が第2閾値を下回る場合に、第1の記憶装置20に対するデータのライトアクセスを保留させる抑止部103とを備える。【選択図】図2

請求項（抜粋）：

半導体素子メモリを有する第1の記憶装置と、 前記第1の記憶装置に対して行なわれるデータアクセスについてのデータアクセス情報を収集する収集部と、 前記データアクセス情報に基づき、データアクセス数が第1閾値を上回り、且つ、前記データアクセスにおけるライトアクセスの割合が第2閾値を下回る場合に、前記第1の記憶装置に対するデータのライトアクセスを保留させる抑止部と を備えることを特徴とする情報処理装置。

IPC (5件)：

G06F 3/06 ,  G06F 12/08 ,  G06F 12/080 ,  G06F 12/12 ,  G06F 12/00

FI (9件)：

G06F3/06 301X ,  G06F3/06 301M ,  G06F3/06 301Y ,  G06F3/06 304N ,  G06F12/08 543B ,  G06F12/08 501Z ,  G06F12/12 557Z ,  G06F12/00 542Z ,  G06F12/00 501B

Fターム (4件)：

5B005NN02 ,  5B005NN12 ,  5B005UU25 ,  5B005VV03