特許
J-GLOBAL ID：201803003946687523

半導体デバイス及びその製造方法

発明者：
根岸 毅人

根岸 毅人 について

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池田 吉紀

池田 吉紀 について

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井上 由香

井上 由香 について

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伊藤 晴彦

伊藤 晴彦 について


出願人/特許権者：
帝人株式会社

帝人株式会社 について


代理人 (6件)： 青木 篤 ,  石田 敬 ,  古賀 哲次 ,  出野 知 ,  蛯谷 厚志 ,  関根 宣夫
公報種別：公開公報
出願番号（国際出願番号）：特願2016-131151
公開番号（公開出願番号）：特開2018-006566
出願日： 2016年06月30日
公開日（公表日）： 2018年01月11日
要約：
【課題】パッシベーション層を貫通する電極を形成する際、当初の貫通孔より広い領域で電極形成されることを抑制し、パッシベーション層の機能の損失を抑止する。【解決手段】(i)下記を有する半導体積層体100を提供する。半導体層又は基材10、半導体層又は基材上に積層され、かつ貫通孔25を有するパッシベーション層20、及び貫通孔の周縁領域においてパッシベーション層上に積層されている周縁保護層32、(ii)半導体積層体上に金属ペースト40を塗布し、金属ペーストがパッシベーション層の貫通孔を通って半導体層又は基材に接触するようにする、(iii)塗布された金属ペーストを焼成し、パッシベーション層の貫通孔を通って半導体層又は基材に電気的に接触する電極を形成する、工程を含む。また、周縁保護層が、半導体粒子で構成されており、1μm以上400μm以下の幅を有し、0.1μm以上10μm以下の厚さを有する。【選択図】図1
請求項（抜粋）：
(i)下記を有する半導体積層体を提供すること: 半導体層又は基材、 前記半導体層又は基材上に積層されており、かつ貫通孔を有するパッシベーション層、及び 前記貫通孔の周縁領域において前記パッシベーション層上に積層されている周縁保護層; (ii)前記半導体積層体上に金属ペーストを塗布し、それによって前記金属ペーストが、前記パッシベーション層の前記貫通孔を通って前記半導体層又は基材に接触するようにすること、並びに (iii)塗布された前記金属ペーストを焼成して、前記パッシベーション層の前記貫通孔を通って前記半導体層又は基材に電気的に接触する電極を形成すること、 を含み、 前記周縁保護層が、半導体粒子で構成されており、 前記周縁保護層が、1μm以上400μm以下の幅を有し、かつ 前記周縁保護層が、0.1μm以上10μm以下の厚さを有する、 半導体デバイスの製造方法。
IPC (4件)：
H01L 31/022 ,  H01L 21/28 ,  H01L 21/768 ,  H01L 31/021
FI (4件)：
H01L31/04 260 ,  H01L21/28 L ,  H01L21/90 C ,  H01L31/04 240
Fターム (55件)：
4M104AA01 ,  4M104AA02 ,  4M104AA03 ,  4M104BB02 ,  4M104BB08 ,  4M104DD07 ,  4M104DD15 ,  4M104DD16 ,  4M104DD17 ,  4M104DD28 ,  4M104DD51 ,  4M104EE06 ,  4M104EE09 ,  4M104EE15 ,  4M104EE16 ,  4M104EE17 ,  4M104GG05 ,  4M104GG08 ,  5F033GG01 ,  5F033HH08 ,  5F033HH09 ,  5F033HH14 ,  5F033JJ08 ,  5F033JJ09 ,  5F033JJ14 ,  5F033KK01 ,  5F033KK03 ,  5F033NN01 ,  5F033PP26 ,  5F033QQ07 ,  5F033QQ09 ,  5F033QQ37 ,  5F033QQ53 ,  5F033QQ54 ,  5F033RR03 ,  5F033RR04 ,  5F033RR06 ,  5F033SS07 ,  5F033SS11 ,  5F033SS15 ,  5F033VV00 ,  5F033VV15 ,  5F033WW01 ,  5F033WW02 ,  5F151BA11 ,  5F151CB12 ,  5F151CB13 ,  5F151CB20 ,  5F151DA10 ,  5F151EA11 ,  5F151EA15 ,  5F151FA06 ,  5F151FA15 ,  5F151GA04 ,  5F151HA20
引用特許：
出願人引用 (2件) 審査官引用 (2件)

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