特許
J-GLOBAL ID：201803004027083707

圧縮歪みチャネル領域を有する半導体装置及びその製造方法

発明者：
南雲 俊治

南雲 俊治 について


出願人/特許権者：
ルネサスエレクトロニクス株式会社

ルネサスエレクトロニクス株式会社 について


代理人 (2件)： 速水 進治 ,  天城 聡
公報種別：公開公報
出願番号（国際出願番号）：特願2018-046305
公開番号（公開出願番号）：特開2018-113468
出願日： 2018年03月14日
公開日（公表日）： 2018年07月19日
要約：
【課題】SiGeチャネルを有するFinFETにおいて、オン電流及びスイッチング速度を最大化しながら、微細化に伴うオフ電流増加の抑制を図る半導体装置及びその製造方法を提供する。【解決手段】半導体装置及びその製造方法が、第1半導体材料のコア24及び第2半導体材料のエピタキシャル被膜26を含む三次元チャネル領域を利用している。第1半導体材料及び第2半導体材料は、それぞれ異なる格子定数を有することによりエピタキシャル被膜に歪みを生成している。半導体装置はゲートラストプロセスにより形成され、第2半導体材料は、高温処理が行われた後にのみ堆積される。その結果として、格子歪みがほぼ緩和せず、格子歪みチャネル領域により向上した性能をそのまま維持することができる。【選択図】図3a
請求項（抜粋）：
半導体基板と、 前記半導体基板上において第1方向に沿って延在するように形成された突出部と、 前記突出部を覆うように形成されたゲート誘電体層と、 前記ゲート誘電体層上に形成され、前記ゲート誘電体層を介して前記突出部を覆うように形成されたゲート電極と、 前記突出部において、前記ゲート電極に覆われた部分に隣り合うように形成されたソース領域と、 前記突出部において、前記ゲート電極に覆われた部分を挟んで前記ソース領域と対向する位置に形成されたドレイン領域と、 を有し、 前記突出部は、 第1半導体材料から構成された第1領域と、 前記第1半導体材料の格子定数と異なる格子定数を有する第2半導体材料から構成され、かつ前記第1領域に隣接するように形成された第2領域と、 を含み、 前記第2領域は、前記ソース領域、前記ドレイン領域及び前記ゲート電極を通る第1断面において、前記ソース領域及び前記ドレイン領域の間に形成されている、 半導体装置。
IPC (3件)：
H01L 21/336 ,  H01L 29/78 ,  H01L 29/786
FI (7件)：
H01L29/78 301X ,  H01L29/78 301B ,  H01L29/78 301G ,  H01L29/78 618C ,  H01L29/78 626C ,  H01L29/78 618E ,  H01L29/78 618B
Fターム (44件)：
5F110AA06 ,  5F110CC10 ,  5F110DD05 ,  5F110DD12 ,  5F110EE22 ,  5F110EE32 ,  5F110FF05 ,  5F110FF12 ,  5F110GG01 ,  5F110GG02 ,  5F110GG06 ,  5F110GG12 ,  5F110GG19 ,  5F110GG22 ,  5F110GG42 ,  5F110NN02 ,  5F110QQ04 ,  5F110QQ10 ,  5F110QQ19 ,  5F140AA01 ,  5F140AA24 ,  5F140AA39 ,  5F140AC01 ,  5F140AC28 ,  5F140AC36 ,  5F140BA01 ,  5F140BA05 ,  5F140BA16 ,  5F140BA17 ,  5F140BB05 ,  5F140BB18 ,  5F140BC13 ,  5F140BC15 ,  5F140BD04 ,  5F140BD18 ,  5F140BF01 ,  5F140BG04 ,  5F140BG09 ,  5F140BG11 ,  5F140BG14 ,  5F140BG36 ,  5F140BH18 ,  5F140CB04 ,  5F140CE05
引用特許：
出願人引用 (1件) 審査官引用 (1件)

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