特許

J-GLOBAL ID：201803008422010625

MOSFET及び電力変換回路

発明者： 新井 大輔 ,  北田 瑞枝
出願人/特許権者： 新電元工業株式会社
代理人 (1件)： 松尾 誠剛
公報種別：再公表公報
出願番号（国際出願番号）：JP2016083604
公開番号（公開出願番号）：WO2018-087896
出願日： 2016年11月11日
公開日（公表日）： 2018年05月17日
要約：

本発明のMOSFET100は、スーパージャンクション構造117を有する半導体基体110と、半導体基体110の第1主面側にゲート絶縁膜124を介して形成されたゲート電極126とを備え、スーパージャンクション構造117における所定深さ位置の深さxを横軸とし、スーパージャンクション構造117の所定深さ位置における平均正電荷密度ρ(x)を縦軸としたときに、MOSFETをターンオフしてスーパージャンクション構造117が空乏化したときの、スーパージャンクション構造117の所定深さ位置における平均正電荷密度ρ(x)は、上に凸の右上がりの曲線で表されることを特徴とする。 本発明のMOSFET100によれば、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。

請求項（抜粋）：

n型コラム領域及びp型コラム領域から構成されたスーパージャンクション構造を有する半導体基体と、 前記半導体基体の第1主面側にゲート絶縁膜を介して形成されたゲート電極とを備えるMOSFETであって、 前記スーパージャンクション構造における所定深さ位置の深さxを横軸とし、前記MOSFETをターンオフして前記スーパージャンクション構造が空乏化したときの、以下の式(1)で表される、前記スーパージャンクション構造の前記所定深さ位置における平均正電荷密度ρ(x)を縦軸としたときに、 前記MOSFETをターンオフして前記スーパージャンクション構造が空乏化したときの、前記スーパージャンクション構造の前記所定深さ位置における平均正電荷密度ρ(x)は、上に凸の右上がりの曲線で表されることを特徴とするMOSFET。

IPC (1件)：

H01L 29/78

FI (4件)：

H01L29/78 652H ,  H01L29/78 653A ,  H01L29/78 657D ,  H01L29/78 657G