特許
J-GLOBAL ID：201803008532176308
物理的な行に共に記憶されたタグ及びデータを有するDRAMキャッシュ
発明者：
,
出願人/特許権者：
代理人 (3件)：
早川 裕司
, 佐野 良太
, 村雨 圭介
公報種別：特許公報
出願番号（国際出願番号）：特願2014-544789
特許番号：特許第6236011号
出願日： 2012年11月21日
請求項（抜粋）：
【請求項1】 (i)複数のキャッシュタグと、(ii)前記複数のキャッシュタグにより示された複数のキャッシュラインと、を少なくとも記憶するようにそれぞれ構成された複数の行と、
制御回路とを備えるダイナミックランダムアクセスメモリ(DRAM)であって、
前記制御回路は、
メモリ要求を受信し、
前記メモリ要求を受信したことに応じて、前記受信したメモリ要求によるメモリアクセスを、前記受信したメモリ要求内の第1のキャッシュタグにより示された所与のキャッシュライン上で実行するように構成されており、
前記メモリアクセスの実行は、
前記複数の行の各行の単一の読み取りを実行することであって、前記各行は、複数のキャッシュタグと複数のキャッシュラインとを記憶し、前記単一の読み取りを実行することは、前記各行についてDRAMの開ステージを実行することを含む、ことと、
前記第1のキャッシュタグを前記各行に記憶された前記複数のキャッシュタグと比較する前に、前記複数のキャッシュタグと前記複数のキャッシュラインとを前記各行から行バッファにコピーすることと、
前記受信したメモリ要求内のキャッシュタグと前記各行の前記複数のキャッシュタグとを比較することと、
前記メモリアクセスによって変更された何れかのデータと、前記メモリアクセスによっ
て変更されていないデータと、を前記各行にコピーバックすることと、
前記各行についてDRAMの閉ステージを実行することと、
を、妨げられない動作のブロックとして実行することを含む、
DRAM。
IPC (1件)：
FI (4件)：
G06F 12/08 511 E
, G06F 12/08 507 Z
, G06F 12/08 551 G
, G06F 12/08 553 B
出願人引用 (5件)
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審査官引用 (5件)
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