特許
J-GLOBAL ID:201803009364514703
情報処理装置及び中央処理装置
発明者:
出願人/特許権者:
代理人 (2件):
平川 明
, 高田 大輔
公報種別:公開公報
出願番号(国際出願番号):特願2016-224202
公開番号(公開出願番号):特開2018-081559
出願日: 2016年11月17日
公開日(公表日): 2018年05月24日
要約:
【課題】ソフトウェアの実行コードの変更なしに、ソフトウェア処理をハードウェア処理に置換する。【解決手段】中央処理装置と、中央処理装置がアクセスするアドレス空間内の所定のアドレス範囲が割り当てられている記憶領域に第1の命令群及び第2の命令群を記憶する記憶装置と、アドレス空間内で割り当てられているアドレスに従って所定の演算処理を実行する回路と、を備える情報処理装置である。中央処理装置は、アドレスを指定するプログラムカウンタと、第1の命令群が実行された結果として得られるアドレスをプログラムカウンタに出力する制御部と、第1のアドレスとしての第2の命令群の実行に用いられるアドレスに対応付けて第2のアドレスとして回路に割り当てられているアドレスを記憶する記憶部を備え、制御部から出力されたアドレスが第1のアドレスに合致する場合に、第2のアドレスをプログラムカウンタに出力する変換部と、を備える。【選択図】図1
請求項(抜粋):
中央処理装置と、
前記中央処理装置がアクセスするアドレス空間内の所定のアドレス範囲が割り当てられている記憶領域に第1の命令群及び第2の命令群を記憶する記憶装置と、
前記アドレス空間内で割り当てられているアドレスに従って所定の演算処理を実行する回路と、
を備え、
前記中央処理装置は、
前記アドレス空間内のアドレスを指定するプログラムカウンタと、
前記第1の命令群が実行された結果として得られるアドレスを前記プログラムカウンタに出力する制御部と、
第1のアドレスとしての前記第2の命令群の実行に用いられるアドレスに対応付けて第2のアドレスとして前記回路に割り当てられているアドレスを記憶する記憶部を備え、前記制御部から出力されたアドレスが前記第1のアドレスに合致する場合に、前記第2のアドレスを前記プログラムカウンタに出力する変換部と、
を備える、
情報処理装置。
IPC (3件):
G06F 9/38
, G06F 15/78
, G06F 9/30
FI (3件):
G06F9/38 370C
, G06F15/78 560
, G06F9/40 310A
Fターム (3件):
5B013DD03
, 5B033EA00
, 5B062DD09
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