特許

J-GLOBAL ID：201803009564172190

書き換え装置及び書き換え方法

発明者： 羽生 賢 ,  足立 秀和
出願人/特許権者： 株式会社東海理化電機製作所
代理人 (2件)： 恩田 誠 ,  恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願2016-125464
公開番号（公開出願番号）：特開2017-228201
出願日： 2016年06月24日
公開日（公表日）： 2017年12月28日
要約：

【課題】フラッシュメモリへの書き換え回数が少ない書き換え装置及び書き換え方法を提供する。【解決手段】CPUは、書き換え情報が入力されたことをトリガとして、第2の記録領域に第2の情報が記録されていない記録ブロックを検索する第1の処理(ステップS1)と、検索された記録ブロックの第2の記録領域に第2の情報を書き込む第2の処理(ステップS2)と、ステップS2で処理した記録ブロックとは別の記録ブロックの第1の記録領域及び第2の記録領域をブランクにする第3の処理(ステップS3)と、ステップS3で処理した記録ブロックの第1の記録領域に対し、前記書き換え情報に対応する第1の情報を書き込む第4の処理(ステップS4)とを実施する。【選択図】図6

請求項（抜粋）：

第1の記録領域及びこれと対をなす第2の記録領域を有する記録ブロックが複数設けられるフラッシュメモリと、 第2の記録領域がブランクであることに基づきこれと対をなす第1の記録領域に記録される第1の情報を有効と判断し、有効と認められる第1の記録領域に記録される第1の情報に基づき制御対象の制御を実行する制御部とを備え、 前記制御部は、書き換え情報が入力されたことをトリガとして、第2の記録領域に第2の情報が記録されていない記録ブロックを検索する第1の処理と、 前記第1の処理で検索された記録ブロックの第2の記録領域に第2の情報を書き込む第2の処理と、 前記第2の処理を実施した記録ブロックとは別の記録ブロックの第1の記録領域及び第2の記録領域をブランクにする第3の処理と、 前記第3の処理を実施した記録ブロックの第1の記録領域に対し、前記書き換え情報に対応する第1の情報を書き込む第4の処理とを実施する書き換え装置。

IPC (3件)：

G06F 11/14 ,  G06F 12/16 ,  G06F 11/10

FI (3件)：

G06F11/14 641C ,  G06F12/16 310A ,  G06F11/10 668

Fターム (8件)：

5B001AD03 ,  5B001AE02 ,  5B018GA01 ,  5B018HA23 ,  5B018MA23 ,  5B018NA06 ,  5B027AA05 ,  5B027BB05