特許

J-GLOBAL ID：201803010200927410

同期回路および同期回路の制御方法

発明者： 周 志偉 ,  増田 貴志
出願人/特許権者： ソニー株式会社
代理人 (1件)： 丸島 敏一
公報種別：再公表公報
出願番号（国際出願番号）：JP2016082951
公開番号（公開出願番号）：WO2017-119183
出願日： 2016年11月07日
公開日（公表日）： 2017年07月13日
要約：

周期信号に同期してデータ信号を取り込む同期回路の誤動作を抑制する。 同期回路は、保持部および可変遅延素子を具備する。この保持部および可変遅延素子を具備する同期回路において、保持部は、入力信号を、所定の周期信号に同期して保持する。また、その保持部および可変遅延素子を具備する同期回路において、可変遅延素子は、入力信号と所定の周期信号との少なくとも一方をランダムな遅延時間に亘って遅延させて、保持部に供給する。

請求項（抜粋）：

入力信号を所定の周期信号に同期して保持する保持部と、 前記入力信号と前記所定の周期信号との少なくとも一方をランダムな遅延時間に亘って遅延させて前記保持部に供給する可変遅延素子と を具備する同期回路。

IPC (3件)：

H03L 7/08 ,  H03L 7/081 ,  H04L 7/033

FI (4件)：

H03L7/08 210 ,  H03L7/08 107 ,  H03L7/081 ,  H04L7/033

Fターム (23件)：

5J106AA04 ,  5J106BB02 ,  5J106CC03 ,  5J106CC24 ,  5J106CC59 ,  5J106DD10 ,  5J106DD26 ,  5J106DD47 ,  5J106DD48 ,  5J106EE18 ,  5J106GG04 ,  5J106GG10 ,  5J106HH02 ,  5J106JJ02 ,  5J106KK30 ,  5J106LL01 ,  5J106LL02 ,  5J106QQ10 ,  5J106RR20 ,  5J106SS01 ,  5K047AA12 ,  5K047GG24 ,  5K047MM36