特許
J-GLOBAL ID：201803010312142598
再構成可能な半導体装置の論理構成方法
発明者：
,
出願人/特許権者：
公報種別：特許公報
出願番号（国際出願番号）：特願2014-548558
特許番号：特許第6250548号
出願日： 2013年11月19日
請求項（抜粋）：
【請求項1】 データを記憶するメモリセルを複数備えた記憶部を複数有する半導体装置の論理構成方法であって、
それぞれの前記記憶部は、アドレス入力に対して論理値を出力するための真理値表データをそのメモリセルに記憶し、論理回路として動作するように構成され、
前記記憶部は、入力線および出力線の対を少なくとも2のn倍(nは2以上の整数)本有し、
前記記憶部同士は、1つの記憶部からの2のn倍本の出力線が、他の2つの記憶部のn本の入力線に接続され、
前記論理構成方法は、
回路構成を記述した回路記述に基づいて、回路の接続情報を有するネットリストを生成し、
前記ネットリストから、順序回路を含んで成る論理コーンを抽出し、
前記論理コーンに対する入力線の数を2分のnで除算した数に相当する前記記憶部の段数で、前記論理コーンを構成する複数の前記記憶部のための前記真理値表データを、生成することを特徴とする再構成可能な半導体装置の論理構成方法。
IPC (2件)：
H03K 19/177 ( 200 6.01)
, H01L 21/82 ( 200 6.01)
H03K 19/177 128
, H01L 21/82 A
