特許
J-GLOBAL ID：201803012623790480
演算処理装置及び演算処理装置の制御方法
発明者：
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出願人/特許権者：
代理人 (1件)：
國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願2016-130362
公開番号（公開出願番号）：特開2018-005488
出願日： 2016年06月30日
公開日（公表日）： 2018年01月11日
要約：
【課題】ループ処理の予測により消費電力を低減することができる演算処理装置を提供することを課題とする。【解決手段】演算処理装置は、アドレス生成部(201)が生成したアドレスを基に分岐先アドレス及びループ処理を予測する分岐予測部(205)と、アドレス生成部が生成したアドレスの命令を格納する命令バッファ部(203)と、命令バッファ部に格納された命令をデコードする命令デコード部(204)と、予測されたループ処理の命令が命令デコーダによりデコードされたデコード結果又はデコード途中結果を格納し、ループ処理に応じて格納したデコード結果又はデコード途中結果を所定回数出力するループバッファ部(222)と、ループバッファ部と命令デコード部の出力のいずれかを選択する選択部(223)を有し、ループバッファ部の出力を選択している期間、アドレス生成部、分岐予測部、命令バッファ部及び命令デコード部の動作を停止させる。【選択図】図2
請求項（抜粋）：
命令をフェッチするアドレスを生成するアドレス生成部と、
前記アドレス生成部が生成したアドレスを基に分岐命令の分岐先アドレスを予測し、予測した前記分岐先アドレスを前記アドレス生成部に出力し、前記アドレス生成部が生成したアドレスを基にループ処理を予測する分岐予測部と、
前記アドレス生成部が生成したアドレスに対応する命令を格納する命令バッファ部と、
前記命令バッファ部に格納された命令をデコードする第1の命令デコード部と、
予測された前記ループ処理の命令が前記第1の命令デコード部によりデコードされたデコード結果又はデコード途中結果を格納し、ループ処理に応じて格納した前記デコード結果又は前記デコード途中結果を所定回数出力するループバッファ部と、
前記ループバッファ部の出力と前記第1の命令デコード部の出力とのいずれかを選択する選択部とを有し、
前記選択部が、前記ループバッファ部の出力を選択している期間、前記ループバッファ部が、前記アドレス生成部、前記分岐予測部、前記命令バッファ部及び前記第1の命令デコード部の動作を停止させることを特徴とする演算処理装置。
IPC (1件)：
FI (2件)：
G06F9/38 330E
, G06F9/38 330A
