特許
J-GLOBAL ID:201803013733037326
半導体装置およびその作製方法
発明者:
出願人/特許権者:
公報種別:再公表公報
出願番号(国際出願番号):IB2016050420
公開番号(公開出願番号):WO2016-125052
出願日: 2016年01月28日
公開日(公表日): 2016年08月11日
要約:
寄生容量を低減した半導体装置を提供する。第1の絶縁層と、第1の絶縁層上の第1の酸化物半導体層と、第1の酸化物半導体層上の第2の酸化物半導体層と、第2の酸化物半導体層上のソース電極層およびドレイン電極層と、第1の絶縁層、ソース電極層、およびドレイン電極層上の第2の絶縁層と、第2の絶縁層上の第3の絶縁層と、第2の酸化物半導体層上の第3の酸化物半導体層と、第3の酸化物半導体層上のゲート絶縁層と、ゲート絶縁層上のゲート電極層と、を有し、第2の絶縁層は、酸素バリア層であって、第1の酸化物半導体層、第2の酸化物半導体層、ソース電極層およびドレイン電極層の側面と接する領域を有し、第3の酸化物半導体層は、第2の酸化物半導体層、ソース電極層、ドレイン電極層、第2の絶縁層、および第3の絶縁層の側面と接する領域を有すること、を特徴とする半導体装置。
請求項(抜粋):
第1の絶縁層と、
前記第1の絶縁層上の第1の酸化物半導体層と、
前記第1の酸化物半導体層上の第2の酸化物半導体層と、
前記第2の酸化物半導体層上のソース電極層およびドレイン電極層と、
前記第1の絶縁層、前記ソース電極層、および前記ドレイン電極層上の第2の絶縁層と、
前記第2の絶縁層上の第3の絶縁層と、
前記第2の酸化物半導体層上の第3の酸化物半導体層と、
前記第3の酸化物半導体層上のゲート絶縁層と、
前記ゲート絶縁層上のゲート電極層と、
を有し、
前記第2の絶縁層は、酸素バリア層であって、前記第1の酸化物半導体層の側面、前記第2の酸化物半導体層の側面、前記ソース電極層の側面および前記ドレイン電極層の側面と接する領域を有し、
前記第3の酸化物半導体層は、前記第2の酸化物半導体層の側面、前記ソース電極層の側面、前記ドレイン電極層の側面、前記第2の絶縁層の側面、および前記第3の絶縁層の側面と接する領域を有すること、
を特徴とする半導体装置。
IPC (7件):
H01L 29/786
, H01L 21/336
, H01L 21/823
, H01L 27/088
, H01L 51/50
, H05B 33/14
, H01L 27/32
FI (8件):
H01L29/78 618E
, H01L29/78 618B
, H01L29/78 627F
, H01L29/78 627A
, H01L27/088 E
, H05B33/14 A
, H05B33/14 Z
, H01L27/32
Fターム (138件):
3K107AA01
, 3K107AA05
, 3K107BB01
, 3K107BB02
, 3K107BB06
, 3K107BB07
, 3K107BB08
, 3K107CC33
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, 3K107HH05
, 5F048AB01
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, 5F110QQ11
, 5F110QQ19
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