特許

J-GLOBAL ID：201803015080632706

半導体装置

発明者： 荒川 政司 ,  福井 正 ,  高柳 浩二
出願人/特許権者： ルネサスエレクトロニクス株式会社
代理人 (1件)： 特許業務法人深見特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2018-044233
公開番号（公開出願番号）：特開2018-101808
出願日： 2018年03月12日
公開日（公表日）： 2018年06月28日
要約：

【課題】ESD耐性を維持しつつ面積縮小化を図ることが可能な半導体装置を提供する。【解決手段】半導体装置は、電源配線と、接地配線と、保護回路とを備える。保護回路は、電源配線と接地配線との間に接続された第1のトランジスタと、電源配線と接地配線との間に第1のトランジスタと直列に接続された第1の抵抗素子と、第1のトランジスタと第1の抵抗素子との間の第1の接続ノードがゲートと接続された第1のトランジスタとカレントミラー回路を形成するように、第1のトランジスタと並列に電源配線と接地配線との間に接続された第2のトランジスタと、電源配線と接地配線との間に第2のトランジスタと直列に接続された第1の容量素子と、第1のインバータと、電源配線と、接地配線との間に接続され、ゲートが第1のインバータの出力を受ける保護トランジスタとを含む。第2のトランジスタのゲート幅は、第1のトランジスタのゲート幅よりも小さい。【選択図】図3

請求項（抜粋）：

所定の機能を有するコアロジック領域と、 前記コアロジック領域の外周領域に設けられ、前記コアロジック領域に対する入出力インタフェースとなるインタフェース回路領域とを備え、 前記インタフェース回路領域は、 電源配線と、 接地配線と、 前記電源配線と前記接地配線との間に設けられた保護回路とを含み、 前記保護回路は、 前記電源配線と前記接地配線との間に接続された第1のカレントミラー回路と、 前記電源配線と前記接地配線との間に前記第1のカレントミラー回路と直列に接続された第1の容量素子と、 前記第1のカレントミラー回路と前記第1の容量素子との間の第1の接続ノードが入力ノードとして接続されている第1のインバータと、 前記電源配線と前記接地配線との間に接続され、ゲートが前記第1のインバータの出力を受ける、保護トランジスタとを含む、半導体装置。

IPC (5件)：

H01L 21/823 ,  H01L 27/092 ,  H01L 21/822 ,  H01L 27/04 ,  H01L 27/06

FI (5件)：

H01L27/092 H ,  H01L27/04 H ,  H01L27/06 311C ,  H01L27/06 311A ,  H01L27/04 P

Fターム (35件)：

5F038BG09 ,  5F038BH02 ,  5F038BH03 ,  5F038BH04 ,  5F038BH07 ,  5F038BH13 ,  5F038BH15 ,  5F038CA02 ,  5F038CA05 ,  5F038CA10 ,  5F038CA18 ,  5F038CD02 ,  5F038CD09 ,  5F038CD13 ,  5F038EZ20 ,  5F048AA02 ,  5F048AB03 ,  5F048AC01 ,  5F048AC03 ,  5F048BB02 ,  5F048BB03 ,  5F048BC02 ,  5F048BD02 ,  5F048BD10 ,  5F048BF07 ,  5F048BF15 ,  5F048BF16 ,  5F048CC02 ,  5F048CC04 ,  5F048CC05 ,  5F048CC06 ,  5F048CC09 ,  5F048CC15 ,  5F048CC16 ,  5F048CC19