特許
J-GLOBAL ID：201803017957323389

半導体装置および半導体装置の製造方法

発明者：
伊倉 巧裕

伊倉 巧裕 について


出願人/特許権者：
富士電機株式会社

富士電機株式会社 について


代理人 (1件)： 酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2018-005125
公開番号（公開出願番号）：特開2018-157190
出願日： 2018年01月16日
公開日（公表日）： 2018年10月04日
要約：
【課題】低いオン電圧でありながら、ゲート抵抗によるゲート電圧の充電速度の制御性がよい半導体装置および半導体装置の製造方法を提供する。【解決手段】半導体装置は、第1半導体層1と、第2半導体層12と、第3半導体層5と、第4半導体層11と、トレンチ6と、第5半導体層17と、第6半導体層2と、エミッタ電極10と、コレクタ電極14と、ゲート電極8と、を備える。第5半導体層17は、第2半導体層12が設けられていないトレンチ6間に設けられている。また、第5半導体層17は、トレンチ6と離間して複数設けられる。【選択図】図1
請求項（抜粋）：
第1導電型の第1半導体層と、 前記第1半導体層の一方の表面層に選択的に設けられた第2導電型の第2半導体層と、 前記第2半導体層の内部に選択的に設けられた第1導電型の第3半導体層と、 前記第2半導体層の内部に前記第3半導体層に隣接して選択的に設けられ、前記第2半導体層に接続される第2導電型の第4半導体層と、 前記第3半導体層および前記第2半導体層に接し、前記第1半導体層に達するトレンチと、 前記第1半導体層の一方の表面層に選択的に設けられた第1導電型の第5半導体層と、 前記第1半導体層の他方の表面層に設けられた第2導電型の第6半導体層と、 前記第3半導体層および前記第4半導体層と電気的に接続され、かつ前記第5半導体層と電気的に絶縁されたエミッタ電極と、 前記第6半導体層と電気的に接続されたコレクタ電極と、 前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、 を備え、 前記第5半導体層は、前記第2半導体層に接していない前記トレンチ間に設けられていることを特徴とする半導体装置。
IPC (4件)：
H01L 29/78 ,  H01L 29/12 ,  H01L 21/336 ,  H01L 29/739
FI (6件)：
H01L29/78 652J ,  H01L29/78 653A ,  H01L29/78 652C ,  H01L29/78 652T ,  H01L29/78 658A ,  H01L29/78 655A
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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