特許

J-GLOBAL ID：201803019310664225

半導体装置の製造方法

発明者： 加地 考男 ,  吉浦 康博
出願人/特許権者： 三菱電機株式会社
代理人 (2件)： 吉竹 英俊 ,  有田 貴弘
公報種別：再公表公報
出願番号（国際出願番号）：JP2016074741
公開番号（公開出願番号）：WO2018-037522
出願日： 2016年08月25日
公開日（公表日）： 2018年03月01日
要約：

本発明は、電極のパターン欠陥又は欠損に対して半導体装置の品質を保証するための電気特定試験を、簡便に行うことを目的とする。本発明に係る半導体装置の製造方法は、半導体基板(1)と、半導体基板(1)の第1主面(1a)側に形成された第1半導体層(2)と、第1半導体層(2)上にこれに接して形成された第1電極膜(5)と、を有する半導体装置に、第1電極膜(5)上から、第1電極膜(5)の材料より第1半導体層(2)の半導体材料に対する選択比が高い第1エッチングを行い、第1半導体層(2)の、第1電極膜(5)のパターン欠陥箇所(5a)又は欠損箇所(5b)の下の領域を少なくとも部分的に除去し、第1電極膜(5)のパターン欠陥箇所(5a)又は欠損箇所(5b)に電極膜(8)を形成する。

請求項（抜粋）：

半導体基板(1)と、前記半導体基板(1)の第1主面(1a)側に形成された第1半導体層(2)と、前記第1半導体層(2)上にこれに接して形成された第1電極膜(5)と、を有する半導体装置に、前記第1電極膜(5)上から、前記第1電極膜(5)の材料より前記第1半導体層(2)の半導体材料に対する選択比が高い第1エッチングを行い、前記第1半導体層(2)の、前記第1電極膜(5)のパターン欠陥箇所(5a)又は欠損箇所(5b)の下の領域を少なくとも部分的に除去し、 前記第1電極膜(5)のパターン欠陥箇所(5a)又は欠損箇所(5b)に電極膜(8)を形成する、 半導体装置の製造方法。

IPC (6件)：

H01L 21/28 ,  H01L 21/66 ,  H01L 21/329 ,  H01L 29/868 ,  H01L 29/06 ,  H01L 29/861

FI (7件)：

H01L21/28 C ,  H01L21/28 E ,  H01L21/66 E ,  H01L29/91 A ,  H01L29/06 301G ,  H01L29/06 301V ,  H01L29/91 F

Fターム (8件)：

4M104AA01 ,  4M104AA03 ,  4M104DD22 ,  4M104FF13 ,  4M104GG02 ,  4M104GG18 ,  4M104HH20 ,  4M106AD10