特許
J-GLOBAL ID：201803019817284823

タイミング発生回路

発明者：
今井 靖

今井 靖 について


出願人/特許権者：
エスアイアイ・セミコンダクタ株式会社

エスアイアイ・セミコンダクタ株式会社 について


公報種別：特許公報
出願番号（国際出願番号）：特願2012-004257
公開番号（公開出願番号）：特開2013-143751
特許番号：特許第6257126号
出願日： 2012年01月12日
公開日（公表日）： 2013年07月22日
請求項（抜粋）：
【請求項1】 バイナリカウンタとデコーダ回路とを備え、クロック信号とSYS信号に基づいてパルス信号を出力するタイミング発生回路であって、 システムリセット時に前記SYS信号が入力されると所定の信号を出力するラッチ回路と、前記システムリセット時に前記SYS信号を遅延して出力し前記バイナリカウンタをリセットする遅延回路と、論理回路と、を備え、 前記バイナリカウンタは3つのTフリップフロップ回路で構成し、前記クロック信号が入力されてカウント動作を行って前記3つのTフリップフロップ回路が出力する信号を出力し、 前記デコーダ回路は、前記バイナリカウンタが出力する信号を入力し、7通りのパルス信号(M0〜M6)と8通り目のパルス信号(M7)を生成するための信号DEC7を出力し、前記信号DEC7は、前記バイナリカウンタが、前記SYS信号によりリセットされたとき、または、カウント動作によりリセットされたとき、に出力され、 前記論理回路は、第一の入力端子に前記ラッチ回路の出力端子が接続され、第二の入力端子に前記デコーダ回路の前記信号DEC7が出力されるビット端子が接続され、前記第二の入力端子に前記信号DEC7が入力されたとき、前記第一の入力端子に前記所定の信号が入力されていないときには前記8通り目のパルス信号(M7)を出力し、前記第一の入力端子に前記所定の信号が入力されてるときには前記8通り目のパルス信号(M7)を出力しない ことを特徴とするタイミング発生回路。
IPC (1件)：
H03K 5/15 ( 200 6.01)
FI (1件)：
H03K 5/15 P
引用特許：
審査官引用 (4件)
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