特許

J-GLOBAL ID：201803020721053730

メモリ制御装置デジタルコアとI/Oとの間の短い待ち時間および高密度ルーティングを有する集積回路

発明者： デサイ、クナル ,  アパレ、アニケット ,  ラオ、ウメシュ
出願人/特許権者： クゥアルコム・インコーポレイテッド
代理人 (5件)： 蔵田 昌俊 ,  福原 淑弘 ,  井関 守三 ,  岡田 貴志 ,  中丸 慶洋
公報種別：公表公報
出願番号（国際出願番号）：特願2018-515134
公開番号（公開出願番号）：特表2018-532193
出願日： 2016年09月08日
公開日（公表日）： 2018年11月01日
要約：

バッファされるコマンドおよびアドレスバスに結合されているメモリ制御装置と、パイプライン遅延を有するパイプライン化データバスとが、集積回路に提供される。メモリ制御装置は、書き込み待ち時間期間要件を有する外部メモリに対する書き込みおよび読み取り動作を制御するように構成されている。メモリ制御装置は、書き込み待ち時間期間よりも短い修正された書き込み待ち時間期間の満了に応答して、書き込みデータをパイプライン化データバスに発するようにさらに構成されている。【選択図】図1A

請求項（抜粋）：

集積回路において、 バッファされるコマンドおよびアドレス(CA)バスと、 パイプライン遅延を有するパイプライン化データ(DQ)書き込みバスと、 最初の時間において、バッファされるCAバスに書き込みコマンド信号を駆動するように構成されているメモリ制御装置とを具備し、 前記メモリ制御装置は、外部メモリに対する書き込み待ち時間要件とパイプライン遅延との間の遅延差期間を決定し、前記遅延差期間の満了において、前記パイプライン化DQ書き込みバスにDQ信号を駆動するようにさらに構成されている集積回路。

IPC (1件)：

G06F 12/00

FI (2件)：

G06F12/00 564A ,  G06F12/00 560B

Fターム (1件)：

5B160CC01