特許

J-GLOBAL ID：201803021416651232

全二重無線通信におけるエネルギー効率のよい多項式カーネルの生成

発明者： ファーハナ シャイフ ,  チン-エン リー ,  シュ-ピン イエ ,  フオン シュエ ,  アヌジャ スレンドラ ヴァディヤ
出願人/特許権者： インテル コーポレイション
代理人 (3件)： 伊東 忠重 ,  伊東 忠彦 ,  大貫 進介
公報種別：特許公報
出願番号（国際出願番号）：特願2016-102884
公開番号（公開出願番号）：特開2017-011690
特許番号：特許第6239036号
出願日： 2016年05月24日
公開日（公表日）： 2017年01月12日
請求項（抜粋）：

【請求項1】 非線形挙動から非線形性を軽減するシステムであって、 送信機と受信機を含むトランシーバであって、該送信機の送信パスに由来する自己干渉をキャンセルするように構成された信号処理パイプラインにおいて信号を送受信するように構成された、トランシーバと、 実行可能なコンポ-ネントを記憶するメモリと、 前記メモリに結合され、前記実行可能なコンポーネントを実行する又は、実行を容易にするように構成されたプロセッサとを、備え、 前記実行可能なコンポーネントは、対数領域における多項式計算を実行し、固定小数点入力又は浮動小数点入力により、固定小数点演算を用いて該対数領域において、前記送信機の非線形挙動をモデル化する複数のカーネルを生成し、該複数のカーネルを介して、前記受信機の信号処理パイプラインに対する自己干渉をキャンセルするように構成された、多項式カーネル生成コンポーネントを含み、 前記多項式カーネル生成コンポーネントは、有限状態機械の状態に基づいて、前記複数の加算器を介した特定の複数の多項式カーネルの生成のスケジューリングを行う選択信号を生成するスケジューリングコンポーネントをさらに含む、システム。

IPC (2件)：

H04B 1/10 ( 200 6.01) ,  H04B 1/525 ( 201 5.01)

FI (2件)：

H04B 1/10 N ,  H04B 1/525

引用文献：

審査官引用 (1件)

• Reduced memory requirement in hardware implementation of SVM classifiers