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J-GLOBAL ID：201902210136809301   整理番号：19A1393744

安全なハードウェアからみ合されたフィールドプログラマブルゲートアレイ【JST・京大機械翻訳】

Secure hardware-entangled field programmable gate arrays

著者 (5件)： Erbagci Burak (Department of Electrical and Computer Engineering, Carnegie Mellon University, Pittsburgh, PA 15213, United States) ,  Akkaya Nail Etkin Can (Department of Electrical and Computer Engineering, Carnegie Mellon University, Pittsburgh, PA 15213, United States) ,  Bhargava Mudit (Arm Inc., United States) ,  Dondero Rachel (Department of Electrical and Computer Engineering, Carnegie Mellon University, Pittsburgh, PA 15213, United States) ,  Mai Ken (Department of Electrical and Computer Engineering, Carnegie Mellon University, Pittsburgh, PA 15213, United States)
資料名： Journal of Parallel and Distributed Computing  (Journal of Parallel and Distributed Computing)
巻： 131  ページ： 81-96  発行年： 2019年 
JST資料番号： D0613B  ISSN： 0743-7315  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： オランダ (NLD)  言語： 英語 (EN)

抄録/ポイント： 構成ビットストリームはFPGA設計における脆弱性の永続的ソースであり,したがって,FPGAベンダはビットストリーム暗号化を実行した。これらの対策に関する多くの攻撃を,構成記憶セルの直接プロービング,復号化ブロック上のサイドチャネル攻撃,および走査チェーン上の攻撃を含めて実証した。したがって,ハードウェアの最低レベルにおいてさえ,明確に構成データを蓄積しないFPGA設計を提示した。著者らは,PUF応答を用いてビットストリームを暗号化する一つの時間パッドにより再構成可能な論理と相互接続を深くハードウェア化した。高性能,高密度,高信頼性,および低電力PUF設計における最近の研究を活用することによって,著者らはすべての構成ビットを有するPUFビットを強固に統合した。これには,攻撃と独特のパーディ構成ビットストリームを探査するための高い耐性を含む有意なセキュリティ利益があるが,FPGA設計のわずかな修正しか必要としない。工業用65nmバルクCMOSプロセスにおけるPUF実装からのオーバーヘッドに基づいて,このようなFPGA設計をシミュレートし,種々の実際の応用からの様々なMCNCベンチマーク回路と同様に,多重セキュリティ集束ベンチマーク応用を通して,電力,面積,および性能における適度なオーバーヘッドを達成した。Copyright 2019 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 走査 ,  暗号 ,  *安全性 ,  電力 ,  ベンチマーク ,  多重化 ,  *FPGA ,  復号化 ,  セキュリティ ,  ロバスト性 ,  *ハードウェア ,  サイバー攻撃
準シソーラス用語： オーバヘッド ,  ハードウェア化 ,  サイドチャネル攻撃 ,  ビットストリーム , 【Automatic Indexing@JST】

著者キーワード (4件)： FPGAセキュリティ ,  ビットストリーム暗号化 ,  サイドチャネル攻撃 ,  PUFS

分類 (1件)： ディジタル計算機方式一般  (JC02010O)

タイトルに関連する用語 (3件)： ハードウェア ,  からみ合 ,  フィールドプログラマブルゲートアレイ