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J-GLOBAL ID：201902213584136330   整理番号：19A1384856

ソフトコアプロセッサNEO430のための実行時再構成可能フォールトトレラントアーキテクチャ【JST・京大機械翻訳】

Run-Time Reconfigurable Fault Tolerant Architecture for Soft-Core Processor NEO430

著者 (2件)： Szurman Karel (Faculty of Information Technology, IT4Innovations Centre of Excellence, Brno University of Technology, Brno, Czech Republic) ,  Kotasek Zdenek (Faculty of Information Technology, IT4Innovations Centre of Excellence, Brno University of Technology, Brno, Czech Republic)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： DDECS  ページ： 1-4  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 冗長性(TMR)。SRAM FPGAは宇宙放射により誘起される最も一般的な過渡故障である単一イベントアップセット(SEU)に敏感である。したがって,SEU緩和戦略は,SRAM FPGAが安全性のあるシステムに統合されるときに必要である。これらのシステムに対する必須要件は,故障の発生後に実装された機能性を実行するために,失敗操作のままであることが多い。本論文では,三重ソフトコアプロセッサNEO430コアを有する粗粒度TMRに基づく実行時間再構成可能FTアーキテクチャ,すべての過渡的SEU故障を除去するためのPDR,および故障プロセッサインスタンスの再構成が同期的に動作する状態への状態同期を可能にする状態同期を提案した。本論文では,システムの機能性を追加的にブロックすることなく,すべての必要なステップを実行する実装されたFTアーキテクチャと実行時間故障回復戦略について述べた。ソフトコアプロセッサNEO430アーキテクチャのための状態同期化をさらに詳細に記述した。さらに,本論文は,提案した故障回復戦略の検証と試験のために用いた開発したPDRフレームワークを提示した。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 宇宙空間 ,  安全性 ,  SRAM ,  *再構成 ,  故障 ,  緩和現象 ,  *計算機アーキテクチャ ,  冗長性 ,  FPGA ,  SEU【シングルイベント】
準シソーラス用語： 実行時間 ,  粗粒子 ,  機能性 ,  過渡故障 ,  *再構成可能性 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (3件)： 再構成可能 ,  フォールトトレラント ,  アーキテクチャ