SCM/DRAM混載主記憶向けハイブリッドアクセス制御方式

城田祐介; 白井智; 金井達徳

文献

J-GLOBAL ID：201902215094294309 整理番号：19A0475535

SCM/DRAM混載主記憶向けハイブリッドアクセス制御方式

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資料名：
巻： 2018 号： HPC-167 ページ： Vol.2018-HPC-167,No.6,1-8 (WEB ONLY) 発行年： 2018年12月10日
JST資料番号： U0451A 資料種別：会議録 (C)
記事区分：原著論文発行国：日本 (JPN) 言語：日本語 (JA)

HPCシステムでは大規模データ処理において高速不揮発メモリであるストレージクラスメモリ(SCM)に対する期待が高まっている。SCMはDRAMを凌ぐ高集積化が可能であり待機電力が低い一方で,DRAMよりは低速でアクセス時の動的電力が高い特性を持つ。そのため,高速・低消費電力でかつスケーラブルな主記憶を実現するためには,SCMとDRAMを組み合わせて主記憶を構成し,アプリケーションのメモリアクセス特性に応じて適応的に使い分ける階層制御を行い,両者の良さを引き出す必要がある。本研究では,SCM/DRAM混載主記憶において,SCMへのダイレクトアクセスとDRAMをキャッシュとするページングを使い分けるメモリ階層制御方式であるハイブリッドアクセス制御方式を提案する。本稿では,機械学習を用いて生成したワーキングセットサイズ予測モデルを用いて,低コストで取得可能な時系列パフォーマンスデータからワーキングセットサイズを実行時に推定し,ハイブリッドアクセス制御方式における各制御方式を適応的に切り替える自動最適化手法を検討し評価を行った。(著者抄録)

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記憶方式

引用文献 (25件)：

Q. Deng, L. Ramos, R. Bianchini, D. Meisner and T. Wenisch, ′′Active Low-Power Modes for Main Memory with MemScale,′′ in IEEE Micro, vol. 32, no. 3, pp. 60-69, 2012.
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Y. Shirota, S. Yoshimura, S. Shirai, T. Kanai, “Powering-off DRAM with Aggressive Page-out to Storage-class Memory in Low Power Virtual Memory System,” In Proceedings of IEEE Symposium on Low-Power and High-Speed Chips (COOL Chips XIX), pp. 1-3, 2016.
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Intel® 64 and IA-32 Architectures Software Developer Manuals: https://software.intel.com/en-us/articles/intel-sdm

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