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J-GLOBAL ID：201902216910750134   整理番号：19A0870863

Effitest:プロセス変動下のポストシリコンクロックスキュー構成のための効率的遅延テストと予測【JST・京大機械翻訳】

EffiTest2: Efficient Delay Test and Prediction for Post-Silicon Clock Skew Configuration Under Process Variations

著者 (5件)： Zhang Grace Li (Chair of Electronic Design Automation, Technical University of Munich, Munich, Germany) ,  Li Bing (Chair of Electronic Design Automation, Technical University of Munich, Munich, Germany) ,  Shi Yiyu (Department of Computer Science and Engineering, University of Notre Dame, Notre Dame, IN, USA) ,  Hu Jiang (Department of Electrical and Computer Engineering, Texas A&M University, College Station, TX, USA) ,  Schlichtmann Ulf (Chair of Electronic Design Automation, Technical University of Munich, Munich, Germany)
資料名： IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems  (IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems)
巻： 38  号： 4  ページ： 705-718  発行年： 2019年 
JST資料番号： B0142C  ISSN： 0278-0070  CODEN： ITCSDI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ナノメータ製造技術ノードでは,プロセス変動は回路性能に著しく影響する。この傾向は,大きなタイミングマージンをもたらし,従って,従来の最悪ケース回路設計フローにおける過剰設計をもたらす。この悲観に対抗するために,ポストシリコンクロック同調バッファは,製造後のクロックスキューを調整することにより,個々のチップにおける連続的な組合せ経路のタイミング不足をバランスさせるために展開することができる。この方法の挑戦は,タイミング故障による各チップの経路遅延を,クロックスキュー構成のための情報を集めるために測定すべきであるということである。しかし,遅延測定のための現在の方法は,経路ごとの周波数ステッピングに依存しており,高価な試験器からの時間を要する。本論文では,回路における既存の可変同調バッファを用いて遅延アラインメントを有する代表的な経路のみをテストすることにより,ポストシリコンテスト問題を解決するための効率的な遅延試験フレームワーク(有効性テスト2)を提案した。実験結果により,EffiTest2はわずかな収率損失で94%以上の周波数ステッピング反復数を低減できることを実証した。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 回路特性 ,  *同調 ,  生産技術 ,  有効性 ,  アラインメント
準シソーラス用語： 可変同調 ,  タイミング故障 ,  *クロックスキュー ,  設計フロー ,  *プロセス変動 , 【Automatic Indexing@JST】

分類 (1件)： 集積回路一般  (NC03161C)

タイトルに関連する用語 (4件)： プロセス変動 ,  遅延 ,  テスト ,  予測