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J-GLOBAL ID：201902217845934970   整理番号：19A2115816

ハードウェア効率対数変換器の設計【JST・京大機械翻訳】

Design of Hardware Efficient Logarithmic Converter

著者 (2件)： Patil Ramkrishna (Department of Electronics and Telecommunication Engineering, College of Engineering, Pune, PIN-411005, India) ,  Shingare Pratibha (Department of Electronics and Telecommunication Engineering, College of Engineering, Pune, PIN-411005, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： ICECA  ページ： 267-271  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文において,固定小数点(FXP)数システムのための32ビット二値から二値対数変換器を提示した。この対数変換器の最も重要なブロックの1つである誤差補正回路を,組合せ論理を用いて設計した。他の対数変換器で使用される誤り訂正回路は,本論文で実装されたものよりビット複雑である。ハードウェアの複雑さと精度の両方を考慮し,コンバータの種々のブロックを設計し,高速でより正確な対数変換をもたらした。32ビットの二値入力から導き出す位置を得るために,高速32ビットLeading1検出器回路を用いた。32ビットx5ビット回路を用いて,リードの対応する位置に依存して5ビット整数を得た。32ビットのBarrelシフタを用いて,出力32ビットx5ビット回路に基づく5ビット整数により32ビット入力を回転させた。最大百分率誤差は,追加誤差補正回路により約17倍低減した。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *変換器 ,  組合せ論 ,  高速度 ,  誤り訂正 ,  検出器 ,  *ハードウェア

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (3件)： ハードウェア ,  対数変換 ,  設計