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J-GLOBAL ID：201902219211679435   整理番号：19A0975922

高レベル合成のための自動キャッシュ分割法【JST・京大機械翻訳】

Automatic cache partitioning method for high-level synthesis

著者 (2件)： Jones Bryant (Department of Electrical and Computer Engineering, Oakland University, Rochester, MI 48309, United States) ,  Hanna Darrin M. (Department of Electrical and Computer Engineering, Oakland University, Rochester, MI 48309, United States)
資料名： Microprocessors and Microsystems  (Microprocessors and Microsystems)
巻： 67  ページ： 71-81  発行年： 2019年 
JST資料番号： H0781A  ISSN： 0141-9331  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： オランダ (NLD)  言語： 英語 (EN)

抄録/ポイント： 既存のアルゴリズムは,高レベル合成(HLS)を用いてソフトウェアからハードウェアに自動的に変換することができ,埋め込まれた設計の迅速なプロトタイピングまたは展開を可能にする。高水準ソフトウェアは,単一の主要メモリで記述されるが,ハードウェア設計は多くの並列メモリを利用できる。メモリ利用の翻訳と最適化,および結果としてのアーキテクチャの生成は,高性能設計にとって重要である。ツールはデータ再利用と分割を目標とするメモリ構造の最適化を提供するが,一般的にこれらはメモリの与えられたオブジェクトに対して別々に適用される。効果的に最適化できないメモリアクセスはメモリに直列化され,周囲の生成ハードウェアのさらなる並列化を妨げる。本研究では,HLS生成設計のためのカスタムキャッシュメモリアーキテクチャを生成するための自動化最適化手法を提案した。著者らの最適化は,実行時間プロファイリングデータを使用し,局所化された範囲で実行される。この方法は,データ再利用節約とメモリ分割を組み合わせて,潜在的並列性をさらに増加させ,直列化メモリアクセスを軽減し,性能を向上させる。この最適化のないアーキテクチャと他のHLSキャッシングアプローチに対して比較を行った。結果は,この方法が単一キャッシュ設計と比較して実行サイクル数の72%を必要とし,キャッシュなしの設計と比較して31%を必要とすることを示した。Copyright 2019 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： コンパイラ ,  自動化 ,  記憶装置 ,  FPGA ,  *分割法 ,  計算機アーキテクチャ ,  ハードウェア設計 ,  最適化 ,  *キャッシュメモリ ,  アルゴリズム ,  プロトタイピング ,  ハードウェア
準シソーラス用語： プロファイリング ,  実行時間 ,  メモリアクセス , 【Automatic Indexing@JST】

著者キーワード (5件)： コンパイラ ,  フィールドプログラマブルゲートアレイ ,  高レベル合成 ,  キャッシュ ,  メモリアーキテクチャ

分類 (2件)： 記憶方式  (JC02040V) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (3件)： 高レベル ,  キャッシュ ,  分割法