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J-GLOBAL ID：201902219748231170   整理番号：19A1981620

記憶コンパクト性高速QC?LDPC復号器のFPGA実現【JST・京大機械翻訳】

Memory Compact High?Speed QC?LDPC Decoder Based on FPGA

著者 (4件)： Xie Tianjiao (西北工業大学 電子信息学院,陜西 西安 710072;中国空間技術研究院西安分院,陜西 西安 710010) ,  Li Bo (西北工業大学 電子信息学院,陜西 西安,710072) ,  Yang Mao (西北工業大学 電子信息学院,陜西 西安,710072) ,  Yan Zhongjiang (西北工業大学 電子信息学院,陜西 西安,710072)
資料名： Xibei Gongye Daxue Xuebao  (Xibei Gongye Daxue Xuebao)
巻： 37  号： 3  ページ： 515-522  発行年： 2019年 
JST資料番号： C2195A  ISSN： 1000-2758  CODEN： XGDUE2  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： 高速部分並列準巡回低密度パリティ検査符号(quasi-cycliclowdensityparitycheckcodes,QC-LDPC)復号器アーキテクチャとこのアーキテクチャにおける2種類のコンパクト性保存戦略を提案した。複数の隣接行のハード判定符号語と外部情報を一つの記憶ユニットに圧縮し、ハード判定は出力符号語情報コンパクト性記憶と対応する高速復号器アーキテクチャに圧縮し、ハード判定符号語のメモリブロックの数を減らす。さらに,それは,複数のデータを同時にアクセスして,処理するために,クロックサイクルに便利であり,それにより,復号器のデータ処理スループットを,改善することができた。XilinxXC4VLX160FPGAを用いて、CCSDS標準のLDPC復号器を実現し、本文で提案したコンパクト性記憶策略と高速復号器アーキテクチャがFPGA資源を有効に利用して高速復号器を実現できることを証明した。実現結果は,この復号器がレイアウト配線の後,クロック周波数を250MHzに動作でき,復号器は14回の反復を採用し,2Gb/sの復号化スループットに対応することを示した。Data from Wanfang. Translated by JST.【JST・京大機械翻訳】

シソーラス用語： データ処理 ,  スループット ,  *復号器 ,  計算機アーキテクチャ ,  *FPGA ,  クロック ,  復号化 ,  *コンパクト性 ,  配線 ,  *高速度 ,  記憶装置
準シソーラス用語： クロック周波数 ,  符号語 ,  巡回 ,  *LDPC , 【Automatic Indexing@JST】

分類 (5件)： 計算理論  (JB02000A) ,  航空機の空気力学  (QK02010T) ,  水中音響応用  (BB03090U) ,  計算機シミュレーション  (JE11000H) ,  内燃機関一般  (PB02010R)

タイトルに関連する用語 (5件)： コンパクト性 ,  QC ,  LDPC ,  復号器 ,  FPGA