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J-GLOBAL ID：201902220295256044   整理番号：19A2091762

AESとAegilopsの組合せのための効率的ハードウェア設計【JST・京大機械翻訳】

An Efficient Hardware Design for Combined AES and AEGIS

著者 (3件)： Sardar Amit (Indian Institute of Technology, Kharagpur, India) ,  Das Bijoy (Indian Institute of Technology, Kharagpur, India) ,  Chowdhury Dipanwita Roy (Indian Institute of Technology, Kharagpur, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： EST  ページ： 1-6  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,AES,ブロック暗号標準,AEGIS,AESベース認証暗号化の統合設計を示した。著者らの設計は,AESとAEGISの共通の機能性を利用し,機密性と信頼性の両方を達成することを試みた。提案した設計は,様々なFPGAプラットフォーム上で費用対効果の高い実装を提供し,独立型AESおよびAEGIS設計と比較して,最小量の余分な資源を用いることにより,両方の目標を達成する。著者らの設計実装の性能を類似の設計研究と比較し,著者らの設計のスループットと周波数が文献で利用可能な最良の結果より優れていることを示した。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： スループット ,  *ハードウェア設計 ,  FPGA ,  信頼性
準シソーラス用語： 費用対効果 ,  機密性 ,  機能性 ,  認証暗号 ,  ブロック暗号 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (4件)： AES ,  Aegilops ,  組合せ ,  ハードウェア設計