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J-GLOBAL ID：201902227573680445   整理番号：19A0185309

論理BISTのテスト電力制御手法とTEG評価について

Evaluation of Flexible Test Power Control for Logic BIST in TEG Chips

著者 (4件)： 加藤隆明 (九州工大) ,  WANG Senling (愛媛大) ,  佐藤康夫 (九州工大) ,  梶原誠司 (九州工大)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 118  号： 334(VLD2018 40-71)  ページ： 125-130  発行年： 2018年11月28日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： スキャンベースの論理BISTでは,過度のテスト時消費電力が問題となる。一方,電力削減は故障検出率向上及びテスト時間削減とのトレードオフであるため,単に電力削減だけではなくテスト対象回路毎に適した電力レベルでのテストが必要となる。本稿では,テスト電力制御と故障検出率向上のためのスキャンイン電力制御手法にスキャンアウト及びキャプチャ電力低減手法を組合せた総合的なテスト電力制御手法の評価を行った。論理/故障シミュレーション評価及びTEG実測定評価でテスト電力制御の有効性を示す。(著者抄録)

シソーラス用語： *BIST ,  *電力制御 ,  *回路試験 ,  消費電力 ,  比率 ,  テスト構造
準シソーラス用語： *スキャンテスト ,  検出率

分類 (1件)： 固体デバイス計測・試験・信頼性  (NC03040G)

引用文献 (24件)：

• M. Bushnell, V. Agrawal, Essential of Electronic Testing for Digital, Memory & Mixed-Signal VLSI Circuits, New York: Kluwer Academic Publisher, 2000.
• P. Girard, N. Nicolici, and X. Wen, Power-Aware Testing and Test Strate-gies for Low Power Devices, Springer, 2009.
• S. Gerstendorfer and H.-J. Wunderlich, ′′Minimized Power Consumption for Scan-Based BIST,′′ Proc. ITC, pp. 77-84, 1999.
• A. Hertwig and H.-J. Wunderlich, ′′Low Power Serial Built-In Self-Test,′′ Proc. European Test Workshop, pp. 49-53, 1998.
• L. Whetsel, ′′Adapting Scan Architecture for Low Power Operation,′′ Proc. IEEE ITC, pp. 863-872, 2000.

タイトルに関連する用語 (6件)： 論理 ,  BIST ,  テスト電力 ,  制御手法 ,  TEG ,  評価