文献

J-GLOBAL ID：201902234256166101   整理番号：19A1962253

位相検出技術を用いた適応セル割当キャッシュ【JST・京大機械翻訳】

Adaptive Cell Allocation Cache using Phase Detection Technique

著者 (2件)： Sasaki Takahiro (Nagakute City, Aichi Prefecture, 480-1198, Japan) ,  Kito Masato (Graduate School of Engineering, Mie-University, Mie, Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： ITC-CSCC  ページ： 1-4  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： マルチコアプロセッサは,コンピュータシステムの性能を改善するために広く使われている。高性能と低消費電力の両方を達成するために,デバイスレベルからプロセッサアーキテクチャまたはアプリケーションソフトウェアレベルまでの多くの研究が行われている。本論文は,大電力を消費する重要なモジュールの1つであるキャッシュシステムに焦点を合わせた。高性能と低消費電力の両方を達成するために,動的キャッシュ分割技術に類似しているセル配置キャッシュを提案したが,それは方法より小さい「セル」と呼ばれるキャッシュ空間を割り当てた。セル配置キャッシュは,通常のキャッシュとキャッシュ分割より良い性能を達成することができる。しかしながら,セル配置キャッシュは,キャッシュ性能を最適化するためのパラメータを必要とする。本論文は,セル配置キャッシュのための自動パラメータ調整技術を提案した。著者らの評価結果によると,著者らの自動パラメータ調整技術は,キャッシュ制御パラメータのハンドチューニングなしで,通常とキャッシュ分割技術のキャッシュヒット比率と比較して,2.3と2.9のより良いパーセントポイントを達成することができた。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 最適化 ,  計算機システム ,  位相 ,  検出法 ,  応用プログラム ,  *キャッシュメモリ
準シソーラス用語： 制御パラメータ ,  高電力 ,  プロセッサアーキテクチャ ,  低電力化 ,  マルチコアプロセッサ , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (6件)： 位相 ,  検出技術 ,  適応 ,  セル ,  割当 ,  キャッシュ