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J-GLOBAL ID：201902235149431427   整理番号：19A2091626

スケーラブル量子計算のためのCMOS互換性表面電極イオントラップとシリコンフォトニクスの3D集積【JST・京大機械翻訳】

3D Integration of CMOS-Compatible Surface Electrode Ion Trap and Silicon Photonics for Scalable Quantum Computing

著者 (9件)： Tao Jing (Nanyang Technological University) ,  Lim Yu Dian (Nanyang Technological University) ,  Li Hong Yu (Agency for Science, Technology and Research (A*STAR)) ,  Chew Nam Piau (Nanyang Technological University) ,  Apriyana Anak Agung Alit (Agency for Science, Technology and Research (A*STAR)) ,  Bu Lin (Agency for Science, Technology and Research (A*STAR)) ,  Zhao Peng (Nanyang Technological University) ,  Guidoni Luca (Universite ́ Paris Diderot) ,  Tan Chuan Seng (Nanyang Technological University)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： ECTC  ページ： 1735-1743  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本研究では,300mm Siプラットフォーム上での一般的な鋳造銅バックエンドラインプロセスを用いたイオントラップ作製について報告する。約3.7μm厚のCuと~0.2μm厚のAu表面仕上げから成る表面電極を,高抵抗Si基板上に約3μm厚のSiO2層上に電気めっきした。CMOSバックエンドと完全に互換性のある革新的なプロセスは,電極間の微細ギャップトレンチ構造を可能にし,トラップされたイオンへの露出誘電体面積を減少させる。電気めっきプロセスを最適化することにより,表面酸化を防止するための有効な保護層として堆積した薄いAu層を用いて比較的平坦なCu表面を作製した。作製したトラップは,DCとRF試験のためにCPGAパッケージでワイヤ結合した。小さなサイズのSiトラップは,イオントラッピングの必要条件である良好なRF散逸特性を示す。TSVとSiフォトニクスの更なる集積は,イオントラップの電気的および光学的性能増強の観点から有望な見通しを示した。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 二酸化ケイ素 ,  露光 ,  金属線 ,  *互換性 ,  *イオン ,  *イオントラッピング ,  電気めっき ,  必要条件 ,  最適化 ,  ケイ素 ,  金 ,  *三次元 ,  銅 ,  鋳造 ,  誘電体

分類 (2件)： 量子力学一般  (BA06010C) ,  量子光学一般  (BD04010X)

タイトルに関連する用語 (8件)： 量子計算 ,  CMOS ,  互換性 ,  表面電極 ,  イオントラップ ,  シリコンフォトニクス ,  3D ,  集積