文献

J-GLOBAL ID：201902242660260887   整理番号：19A2562304

入力ビット分割によるモジュラ分割の効率的実装【JST・京大機械翻訳】

Efficient Implementation of Modular Division by Input Bit Splitting

著者 (2件)： Gorodecky Danila (National Academy of Science of Belarus) ,  Villa Tiziano (Verona University)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： ARITH  ページ： 54-60  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 加算,乗算,分割,モジュール分割,演算論理ユニットの品質に及ぼす影響,および回路の面積と遅延,電力消費,可試験性に関する全体のプロセッサの品質に及ぼす影響について計算した。本論文では,Pが事前選択されるモジュール分割(X(mod P))の動作を効率的に実行するアルゴリズムを提案した。提案した手法は,入力オペランドをより小さい二値タプルに分割し,次に分解のタプル上の各サブボレーションの二準位形式を並列に最小化することに基づいている。実験は,遅延と30倍までの領域において利点を有する最新のEDAツールによって合成された回路に対して,著者らのアプローチの性能と領域における利得を示した。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *品質 ,  乗算 ,  電力消費 ,  可試験性 ,  演算プロセッサ ,  アルゴリズム ,  利得
準シソーラス用語： オペランド ,  ALU【プロセッサ】 , 【Automatic Indexing@JST】

分類 (2件)： 図形・画像処理一般  (JE04010I) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (2件)： ビット ,  実装