抄録/ポイント:
抄録/ポイント
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今日のネットワークとインターネット接続デバイスの開発と拡大により,情報セキュリティは懸念の増大の問題である。機密性は,ディジタル通信システムのためのネットワークセキュリティにおける焦点の1つであり,そこでは,大規模なデータブロックは,出力暗号文のセキュリティと複雑さを増加させる暗号鍵を有する暗号アルゴリズムを通している。過去数年にわたり,データ暗号化標準(DES),三重データ暗号化標準(3DES),および米国国立標準技術研究所(NIST),先進暗号標準(AES)により指定されたデータ暗号化プロセスにおいて,複数のセキュリティアルゴリズムが開発され利用されている。AESは,いくつかのラウンドにわたって一連の順列,置換,およびディジタル論理演算を行う128ビットの最小入力データブロックサイズを持つ対称暗号化アルゴリズムである。暗号化アルゴリズムは,常に暗号文の複雑さ,要求されるハードウェア蓄積割当,および実行時間に関して改善されている。フィールドプログラマブルゲートアレイ(FPGA)は,論理ユニットが固定されているが,それらの間の機能と相互接続は,改良を可能にするユーザの設計に基づいている。本研究は,Intel Quartus IIソフトウェアとVerilogハードウェア記述言語を用いて,データブロック暗号化ラウンドにおいて利用される効率的なAES-128Mix Columnsアルゴリズム実装の開発と解析に焦点を合わせた。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】