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J-GLOBAL ID：201902244335215709   整理番号：19A0499133

ゲート拡散入力技術に基づく低電力ヌルコンベンション論理乗算器設計【JST・京大機械翻訳】

Low-Power Null Convention Logic Multiplier Design Based On Gate Diffusion Input Technique

著者 (4件)： Metku Prashanthi (Dept of ECE, Missouri Univ of Science & Technology, Rolla, MO, USA) ,  Kim Kyung Ki (Dept of Electronic Eng, Daegu University, Gyeongsan, Korea) ,  Kim Yong-Bin (Dept of ECE, Northeastern University, Boston, MA, USA) ,  Choi Minsu (Dept of ECE, Missouri Univ of Science & Technology, Rolla, MO, USA)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： ISOCC  ページ： 233-234  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 同期回路における電力消費の増加は半導体産業における主要な関心事である。この電力消費に対する主な寄与はクロック発生器とクロック分布である。この問題は,非同期回路を使用することによって対処することができる。ヌル条約論理(NCL)は,非同期設計を設計するための最も一般的に知られている遅延不感手法の一つである。しかし,一般的に使用されている相補型金属酸化物半導体(CMOS)技術を用いてNCL回路を実現することは,面積と電力消費を増加させると言われている。ゲート拡散入力(GDI)として知られる低電力設計技術は,面積と電力の両方を低減するためにNCL回路を実装するために使用できる。pMOSとnMOSトランジスタのソースへの外部入力の応用により,面積と動的スイッチングを低減できる。したがって,トランジスタ数とパワーを減少させる。提案したGDI NCL技術を用いて,4ビット非パイプライン化NCL乗算器を設計した。設計を,gpdk045Cadence Virtuosoで実現し,シミュレーションした。CMOSモデルと比較して,GDIモデルはトランジスタ数で21.6%を示し,動的電力は13.7%減少した。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： MOSFET ,  同期回路 ,  クロック ,  半導体工業 ,  スイッチング ,  CMOS ,  非同期回路 ,  *乗算器 ,  条約 ,  *電力 ,  トランジスタ ,  電力消費
準シソーラス用語： クロック発生器 ,  *低電力化 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (6件)： ゲート ,  拡散 ,  低電力 ,  論理 ,  乗算器 ,  設計