3.5:ESDリスクへの抵抗を高めるためのLTPS-AMOLEDアレイ設計の最適化【JST・京大機械翻訳】

Jin Yu; Hu Fei; Ma Jiali; Shen Nan; Xi Wangfeng; Lu Yunlei; Lu Haifeng; Li Rulong

文献

J-GLOBAL ID：201902249261272499 整理番号：19A2448718

3.5:ESDリスクへの抵抗を高めるためのLTPS-AMOLEDアレイ設計の最適化【JST・京大機械翻訳】

3.5: Optimization of LTPS-AMOLED Array Design to Enhance the Resistance to ESD risk

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資料名：
巻： 50 Suppl S1 ページ： 41-43 発行年： 2019年
JST資料番号： E0907A ISSN： 0097-966X 資料種別：会議録 (C)
記事区分：原著論文発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

静電気放電(ESD)はFPD(フラットパネルディスプレイ)アレイ製造における降伏損失の重要な原因である。LTPS-TFTアレイ処理には,一連のチャックと搬送ステップが含まれており,その中で,これらのステップのいくつかは,摩擦電荷[1,2]を発生させる。ガラス基板による装置接触部品用の低インピーダンス材料が採用され,良好な接地が実装されているが,ESDは依然として頻繁に発生している。ESDの根本原因を理解し,ESD効果を最小化するために,LTPS-TFTアレイ処理に関する系統的研究を行う必要がある。異なるLTPS-AMOLED製品におけるESDの位置を研究し,同定することにより,隣接金属層間の重なりがESDを発生しやすいことを見出した。例えば,Vデータの金属1線の重なり,Vrefの金属1ジャンパー線の重なり,Vrefの金属2線の重なり,Vデータの金属1ジャンパー線の重なりである。製品のGIPにおけるESDに関する研究は,GIP-Scan回路における容量C1/C2の距離,短いD1,およびC1/C2の面積差がESDと明らかな相関を有することを示し,ESDリスクに対する製品の抵抗性はD1距離の増加とC1/C1面積差の減少により強化される。CT(Cell Test)領域におけるESDの研究により,CT ESDはCOF Pad & IC出力パッドを含むIC Padと強い相関を有し,IC Padが直接CT回路に接続されるとESDが容易に発生することを示した。アレイ設計を最適化することによって,ESDリスクに対する優れた抵抗を有する製品を得ることができた。Copyright 2019 Wiley Publishing Japan K.K. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

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