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J-GLOBAL ID：201902250971184738   整理番号：19A0527608

マイクロパケット転送方式に基づく階層構造を持つ動的再構成可能VLSIプロセッサ【JST・京大機械翻訳】

A dynamically reconfigurable VLSI processor with hierarchical structure based on a micropacket transfer scheme

著者 (3件)： Fujioka Yoshichika (Department of Engineering, Hachinohe Institute of Technology, Hachinohe, Japan) ,  Kameyama Michitaka (Department of Information Technology and Electronics, Ishinomaki Senshu University, Ishinomaki, Japan) ,  Lukac Martin (School of Science and Technology, Nazarbayev University, Astana, Kazakhstan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： IDT  ページ： 132-136  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,マルチコアデバイスにおけるマイクロパケット転送方式への改善を提案した。特に,タスクに対して特に効果的な新しい階層ベースのマイクロパケット制御方式を提案した。これは,多数の実行クロックステップを必要とする。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *演算プロセッサ ,  *階層構造 ,  クロック ,  *超LSI ,  制御方式 ,  マルチコアプロセッサ ,  *動的再構成 ,  測時機
準シソーラス用語： *パケット伝送 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (6件)： マイクロ ,  パケット転送 ,  階層構造 ,  再構成可能 ,  VLSI ,  プロセッサ