文献

J-GLOBAL ID：201902252712044760   整理番号：19A2012469

将来の6F21T_1MTJメモリに適用可能なブロックシャントアーキテクチャにおける列駆動ソースラインによるセルアレイ設計【JST・京大機械翻訳】

Cell Array Design with Row-Driven Source Line in Block Shunt Architecture Applicable to Future 6F² 1T1MTJ Memory

著者 (2件)： Huang Tongshuang (Graduate School of Information, Production and Systems, Waseda University, Japan) ,  Ohsawa Takashi (Graduate School of Information, Production and Systems, Waseda University, Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： VLSI-TSA  ページ： 1-2  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,性能劣化なしにページモード書込みが実現できる,小さなセルサイズを達成するために,WLに平行なSLを持つ新しい1T1MTJセルアレイアーキテクチャを提案した。セルサイズと対応する動作波形を最小化するために,列駆動ソースライン(RSL)1T1MTJメモリセルアレイアーキテクチャを提案した。より低いソースライン(LSL)と上部ソースライン(USL)を短絡するブロックシャントアーキテクチャ(BSA)を提案して,ページモード書込みを可能にした。最先端の設計ルールを適用すると,1T1MTJセルのサイズは6F2に縮小できる。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *計算機アーキテクチャ ,  *記憶装置
準シソーラス用語： 性能劣化 ,  *セルアレイ , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (3件)： ソースライン ,  セルアレイ ,  設計