文献

J-GLOBAL ID：201902254725619748   整理番号：19A0035816

埋込みFPGAにおける加速ハイブリッド超低ビット幅ニューラルネットワークの設計フロー【JST・京大機械翻訳】

Design Flow of Accelerating Hybrid Extremely Low Bit-Width Neural Network in Embedded FPGA

著者 (6件)： Wang Junsong ,  Lou Qiuwen ,  Zhang Xiaofan ,  Zhu Chao ,  Lin Yonghua ,  Chen Deming
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： FPL  ページ： 163-1636  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 低い待ち時間と低いエネルギー消費を有するニューラルネットワーク加速器は,エッジコンピューティングのために望ましい。このような加速器を生成するために,ハイブリッド量子化方式を用いて埋め込まれたFPGAにおける極端に低いビット幅ニューラルネットワーク(ELB-NN)を加速するための設計フローを提案した。このフローはネットワーク訓練とFPGAベースのネットワーク配置の両方をカバーし,それは設計空間探索を容易にし,ネットワーク精度と計算効率の間のトレードオフを簡素化する。このフローを用いることにより,ハードウェア設計者は,厳密な資源と電力制約の下で,エッジデバイスにおけるネットワーク加速器を提供するのに役立つ。ニューラルネットワーク内のハイブリッドELB設定をサポートすることにより,提案したフローを提示した。結果は,著者らの設計が10.3TOPSにおいて非常に高い性能ピークを提供することができて,埋め込まれたFPGAを用いて5W未満のために大規模ニューラルネットワークを実行する間,325.3画像/s/wattまで分類することができることを示した。著者らの知る限りでは,文献で報告されているGPUや他のFPGA実装と比較して,それは最もエネルギー効率の良い解決策である。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 待ち時間 ,  加速器 ,  画像 ,  エネルギー消費 ,  *ネットワーク ,  ハードウェア設計 ,  *FPGA ,  量子化 ,  簡素化 ,  エネルギー効率 ,  *ニューラルネットワーク
準シソーラス用語： FPGA実装 ,  計算効率 ,  エッジコンピューティング ,  *設計フロー , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (6件)： 埋込み ,  FPGA ,  加速 ,  ビット幅 ,  ニューラルネットワーク ,  設計フロー