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J-GLOBAL ID：201902255137536315   整理番号：19A0703165

性能測定による電力効率の良い6T SRAMセルの解析【JST・京大機械翻訳】

Analysis of Power Efficient 6-T SRAM Cell with Performance Measurements

著者 (2件)： Raghav Neha (Department of Electronics and Communication Engineering, Delhi Technological University, Delhi - 110042, India) ,  Bansal Malti (Department of Electronics and Communication Engineering, Delhi Technological University, Delhi - 110042, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICICCI  ページ： 1-4  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 今日利用可能なすべての半導体メモリモジュールの中で,SRAMは,通常のリフレッシュの必要性を必要としないので,マイクロエレクトロニクス応用における最も重要で非常に要求されている半導体メモリであると考えられている。技術が連続的に縮小しているので,チップレベルでの小型化とともに特徴サイズの縮小をもたらす。しかし,これに加えて,低電力デバイスの必要性も増加した。しかし,特にSRAMに対する真性ジレンマは漏れ電力である。漏れ電力問題を解決するために,多数の電力低減技術を用いた。例えば,低電力デバイスを用いる利点があり,低電力の使用により,デバイスは容易に操作でき,電池寿命を改善し,性能パラメータを大幅に改善することができる。メモリやデータ処理応用において,低消費電力のデバイスは大きな需要がある。本論文では,Schmittトリガ,強制スタック技術,およびSRAMアーキテクチャによるコレクタ技術のような種々の漏れ電力低減技術の比較研究を行った。シミュレーションと解析結果は,強制スタック技術を用いたSRAMセルが,既存のSRAMセルのすべての利点と共に,最低の静的電力消費と全電力消費を達成することを示した。シミュレーションは,45nmのPTM技術によって,シン雲母DEとLTスパイスに関して行った。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 小型化 ,  *電力効率 ,  *SRAM ,  マイクロエレクトロニクス ,  半導体 ,  半導体メモリ ,  電力消費 ,  記憶装置 ,  雲母 ,  計算機アーキテクチャ
準シソーラス用語： 電池寿命 ,  低電力化 ,  電力低減 ,  漏れ電力 ,  パワーデバイス , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (5件)： 性能測定 ,  電力効率 ,  SRAM ,  セル ,  解析