文献

J-GLOBAL ID：201902261009040915   整理番号：19A2479652

ヒステリシスを有する可変しきいMOSゲート

Hysterisial Variable-Threshold MOS Gates

著者 (4件)： 長田康敬 (琉球大学 工学部 電子情報通信コース) ,  河口万由香 (北海道大学大学院情報科学研究科) ,  山田親稔 (沖縄工業高等専門学校) ,  宮城武志 (琉球大学 工学部 電子情報通信コース)
資料名： 電気学会論文誌 C  (IEEJ Transactions on Electronics, Information and Systems)
巻： 139  号： 9  ページ： 958-963(J-STAGE)  発行年： 2019年 
JST資料番号： S0810A  ISSN： 0385-4221  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 非同期回路は,クロックスキュー,消費電力および電磁ノイズのようないくつかの重大な同期回路の問題を解決するための技術である。本論文では,非同期回路のためのニューロンMOSトランジスタに基づくヒステリシスを有する可変しきいゲートを設計した。提案したヒステリシスを有する可変しきいゲートは,ニューラルネットワークやメモリ,特性であるヒステリシスのための機械学習にも有用であると期待されている。可変しきい値操作を持つ開発したゲートは,ニューロンのしきい値を設定するために用いることができる。ヒステリシスを有する可変しきいゲートのシミュレーション結果をSPICEシミュレータで提供した。合成したヒステリシスを有する可変しきいゲートは3つのゲート入力と2つの制御ワイヤを持つ。次に,非同期半加算器を演算回路例として実証した。(翻訳著者抄録)

シソーラス用語： *ヒステリシス ,  非同期回路 ,  *ゲート【半導体】 ,  MOSFET ,  SPICEプログラム ,  加算器 ,  ニューラルネットワーク ,  機械学習 ,  *閾値 ,  半加算器 ,  PSpiceソフトウェア ,  神経回路網モデル
準シソーラス用語： MOSトランジスタ ,  PSpice ,  ニューロンモデル

著者キーワード (10件)： - ,  - ,  - ,  - ,  - ,  - ,  - ,  - ,  - ,  -

分類 (2件)： トランジスタ  (NC03070N) ,  集積回路一般  (NC03161C)

引用文献 (16件)：

• (1) C. L. Seitz: “System Timing, in Introduction to VLSI System”, Addision-Wesley, pp. 218-262 (1980)
• (2) T. Nanya, Y. Ueno, H. Kagotani, M. Kuwako, and A. Takamura: “TITAC: Design of a Quasi-Delay-Insensitive Microprocessor”, IEEE Design & Test of Computers, Vol. 11, No. 2, pp. 50-63 (1994)
• (3) A. J. Martin, A. Lines, R. Manohar, M. Nystrom, P. Penzes, R. Southworth, U. Cummings, and T. K. Lee: “The Design of an Asynchronous MIPS R3000 Microprocessor”, Proceedings of the 17th Conference on Advanced Research in VLSI, pp. 164-181 (1997)
• (4) K. M. Fant and S. A. Branst: “NULL Convention Logic”, Theseus Logic Inc (1997)
• (5) S. C. Smith, R. F. DeMara, J. S. Yuan, D. Ferguson, and D. Lamb: “Optimization of NULL Convention Self-Timed Circuits”, Integration, The VLSI Journal, Vol. 37/3, pp. 135-165 (2004)

タイトルに関連する用語 (3件)： ヒステリシス ,  MOS ,  ゲート