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J-GLOBAL ID：201902264758086911   整理番号：19A2114525

InAsナノワイヤ垂直トランジスタの実証【JST・京大機械翻訳】

Demonstration of InAs nanowire vertical transistors

著者 (3件)： Gamo Hironori (RCIQE, Graduate School of IST, Hokkaido University, Japan) ,  Motohisa Junichi (RCIQE, Graduate School of IST, Hokkaido University, Japan) ,  Tomioka Katsuhiro (RCIQE, Graduate School of IST, Hokkaido University, Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： CSW  ページ： 1  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,Si上の垂直InAs/InAsPコア-シェル(CS)NWの選択的面積成長,および垂直周囲ゲートトランジスタ(SGT)およびInAs/InP CS NW-Siヘテロ接合TFETの実証について報告した。NWは選択領域有機金属気相エピタクシー(SA-MOVPE)により成長させた。成長温度は550°Cで,III/V比は256であった。Znパルスドーピング層を5分間成長させ,続いてSiドープInAsを3分間成長させ,Snパルスドープ層を5分間成長させた。最後に,InPシェルを7秒間成長させた。InAsP層に関しては,気相中のP含有量は40%であった。SGTは,V_DS=0.50Vおよび低い漏れ電流(約10~12a/μm)で,88mV/10年の最小サブ閾値勾配(SS)を示した。CS NWチャネルのオン状態電流は裸のInAs NW SGTより2倍高かった。これは,CS層の格子不整合による弾性歪が電子散乱過程であると仮定した。TFETは46mV/10年のSSを示し,それはFETの物理的限界(60mV/10年)以下であった。低いソースドーピングレベルにより,V_DS=0.50Vにおいて,210年のオン/オフ比が得られた。ソース領域とシェル構造の更なる設計を,ON状態電流を強化するために議論する。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *トランジスタ ,  リン化インジウム ,  ケイ素 ,  コアシェル構造 ,  *ヒ化インジウム ,  格子不整合 ,  *ナノワイヤ ,  電流 ,  ヘテロ接合 ,  チャネル ,  ドーピング ,  漏れ電流
準シソーラス用語： オン状態 ,  サブ閾値 ,  トンネル電界効果トランジスタ , 【Automatic Indexing@JST】

分類 (3件)： 図形・画像処理一般  (JE04010I) ,  電力変換器  (NB08030B) ,  増幅回路  (NC05040U)

タイトルに関連する用語 (5件)： InAs ,  ナノワイヤ ,  垂直 ,  トランジスタ ,  実証