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J-GLOBAL ID：201902264919632408   整理番号：19A2771655

28nm-FDSOI CMOSにおける250MHz信号帯域幅を持つ5GHz CT δσ ADC【JST・京大機械翻訳】

A 5 GHz CT $Δ¥sum$ ADC with 250 MHz Signal Bandwidth in 28 nm-FDSOI CMOS

著者 (5件)： Tan Siyu (Lund University,,Department of Electrical and Information Technology,Lund,,Sweden) ,  Sundstrom Lars (Ericsson Research,,,Lund,,Sweden) ,  Palm Mattias (Ericsson Research,,,Lund,,Sweden) ,  Mattisson Sven (Ericsson Research,,,Lund,,Sweden) ,  Andreani Pietro (Lund University,,Department of Electrical and Information Technology,Lund,,Sweden)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： NorCAS  ページ： 1-4  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文は,28nm-FDSOI CMOS技術における連続時間ΔΣADCを提示した。ADCは,わずか10のオーバーサンプリング比(OSR)に対して,250MHzの信号帯域幅で5GHzでロックされる。高レベルモデルから回路レベル実装への変換は,複数の高速設計法と注意深いレイアウトを必要とする。低いOSRの存在下で量子化雑音成形を強化するために,4次ループフィルタを採用した。ループフィルタはインバータベースの積分器で構成され,トランジスタはBodyバイアス電圧を調整することによって調整される。余分なループ遅延は1クロックサイクルを超え,公称雑音伝達関数を回復するために2つの追加フィードバック経路を必要とする。さらに,電流モード論理を,信号遷移速度を改善するために,ディジタル部分において用いた。ΔΣADCは,シミュレーションされた電力消費量232mWに対して,73.1dBのシミュレーションSNDRを有している。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *CMOS ,  電力消費 ,  高速度 ,  フィードバック ,  トランジスタ ,  ディジタル方式 ,  *帯域幅 ,  連続時間系 ,  シミュレーション ,  積分器 ,  雑音伝達関数 ,  雑音成形 ,  オーバサンプリング
準シソーラス用語： バイアス電圧 ,  ループフィルタ , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (5件)： FDSOI ,  CMOS ,  帯域幅 ,  CT ,  ADC