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J-GLOBAL ID：201902264948663991   整理番号：19A0306437

完全合成可能なADPLLの自動生成のためのフレームワーク【JST・京大機械翻訳】

A Framework for Automatic Generation of Fully Synthesizable ADPLL

著者 (2件)： Ubukata Shinya (Electrical and Electronic Engineering, Graduate School of Engineering, Tokyo Denki University, Tokyo, Japan) ,  Komatsu Satoshi (Department of Electronic Engineering, School of Engineering, Tokyo Denki University, Tokyo, Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： ICECS  ページ： 57-60  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 設計仕様から全てのディジタルPLL(ADPLL)を生成できるフレームワークを提案した。それは,位相補間発振器を有する二重ループエッジ注入型ADPLL[1]を用いた。2つの発振器の誤差を補正する較正論理を,[1]に基づいて導入した。周波数分割器の分割とエッジ注入タイミングを与えられた仕様に従って決定した。入力/出力周波数とFCW分解能を,フレームワークにおけるPLLの仕様として与えた。発生時間は1分13秒から1分38秒で,入力周波数40MHz,出力周波数170~1150MHzのPLLを発生させた。シミュレーション結果は,RMSジッタが200,400,600,800および1000MHzの出力周波数に対して3.92~13.84psであることを示した。PLLの既存の手動設計と比較して,提案したフレームワークは,はるかに短い設計時間で比較性能を有するADPLLsを生成することができた。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 内挿法 ,  *発振器 ,  位相 ,  シミュレーション ,  ジッタ ,  分周器 ,  分解能 ,  *ディジタル位相同期ループ ,  *自動生成
準シソーラス用語： 設計時間 ,  設計仕様 ,  *ADPLL , 【Automatic Indexing@JST】

分類 (5件)： 音声処理  (JE05000E) ,  医用画像処理  (JE04020T) ,  符号理論  (ND02030R) ,  NMR一般  (BM07041R) ,  専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (3件)： ADPLL ,  自動生成 ,  フレームワーク