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J-GLOBAL ID：201902264965687620   整理番号：19A2115655

高性能CMOS演算増幅器【JST・京大機械翻訳】

A High Performance CMOS Operational Amplifier

著者 (6件)： Parthipan Arunachalam (Department of ECE, S.V. College of Engineering, Tirupati, Andhra Pradesh, India) ,  Krishna K. Lokesh (Department of ECE, S.V. College of Engineering, Tirupati, Andhra Pradesh, India) ,  Kumar V. Nagendra (Department of ECE, S.V. College of Engineering, Tirupati, Andhra Pradesh, India) ,  Hareesh Chilumkuri (Department of ECE, S.V. College of Engineering, Tirupati, Andhra Pradesh, India) ,  Raviteja B. (Department of ECE, S.V. College of Engineering, Tirupati, Andhra Pradesh, India) ,  Varshath Chenji Venkata (Department of ECE, S.V. College of Engineering, Tirupati, Andhra Pradesh, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： ICCMC  ページ： 702-706  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文は,90nmディジタルCMOSプロセスにおける高性能CMOS演算増幅器の設計とシミュレーション結果を提示した。演算増幅器(オペアンプ)回路は,高いDC利得,高い1利得帯域幅,高いスルーレートの値,およびより少ないパワーで動作する。オペアンプ回路のトランジスタサイズを設計し,検証し,V_DD=1.5Vで動作させた。電流バッファ回路は回路の中間段階に含まれる。本研究では,低消費電力と高速運転のトレードオフを考慮した。提案した高性能オペアンプ回路を,90nm技術におけるTanner Spiceシミュレータを用いてシミュレーションした。このオペアンプは0.5pFで88dBのDC利得と1.45GHzの1利得帯域幅を提供した。増幅回路のスルーレートは174.2V/μS,CMRRは92dB,面積は0.042mm2である。設計したオペアンプ回路の電力消費を224.8μWと測定した。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 電流 ,  トランジスタ ,  利得 ,  *増幅器 ,  帯域幅 ,  緩衝回路 ,  *CMOS ,  電力消費 ,  シミュレータ ,  シミュレーション ,  ディジタル方式 ,  *演算増幅器
準シソーラス用語： 低電力化 ,  スルーレート ,  CMOSプロセス , 【Automatic Indexing@JST】

分類 (2件)： AD・DA変換回路  (NC05080M) ,  増幅回路  (NC05040U)

タイトルに関連する用語 (3件)： 高性能 ,  CMOS ,  演算増幅器