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J-GLOBAL ID：201902265305262648   整理番号：19A0135384

低エネルギースペクトル解析のためのBurg法を用いた自己回帰モデル推定のハードウェア実装【JST・京大機械翻訳】

Hardware Implementation of Autoregressive Model Estimation Using Burg’s Method for Low-Energy Spectral Analysis

著者 (6件)： Kajihara Koichi (Graduate School of System Informatics, Kobe University, Kobe, Japan) ,  Izumi Shintaro (Graduate School of System Informatics, Kobe University, Kobe, Japan) ,  Yoshida Seiya (Graduate School of System Informatics, Kobe University, Kobe, Japan) ,  Yano Yuji (Graduate School of System Informatics, Kobe University, Kobe, Japan) ,  Kawaguchi Hiroshi (Graduate School of System Informatics, Kobe University, Kobe, Japan) ,  Yoshimoto Masahiko (Graduate School of System Informatics, Kobe University, Kobe, Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： SiPS  ページ： 199-204  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 自己回帰(AR)モデル推定に用いられるBurg法のハードウェア実装を示した。ARモデルは線形予測モデリング技術である。信号の電流値は以前の値の有限線形集合により記述できると仮定した。ARモデルはFourier変換の代替としてスペクトル解析に使用できる。この手法はパラメトリック法であり,信号長が短い場合には,非パラメトリック法よりも高い分解能を得ることができる。Burgの方法は大きな計算能力を必要とするが,特により高いモデル次数では,この欠点を改善するための高速Burg法が提案されている。本研究において,著者らは,計算能力に及ぼすBurgの方法の順序とデータ長さの影響を評価した。自己相関計算のための二段階パイプラインアーキテクチャと並列化技術を含む高速Burg法のハードウェア実装法を提案した。提案した方法をVerilog HDLを用いて実装し,そのエネルギー消費を65nm CMOSプロセスで推定した。評価結果は,提案方法が,モデル次数が5であるとき,128~2048ポイントのデータ長さによるスペクトル推定のために,21.6~361.4nJのエネルギー消費を達成することを示した。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 線形性 ,  電流 ,  高速度 ,  分解能 ,  Fourier変換 ,  *スペクトル解析 ,  ノンパラメトリック法 ,  エネルギー消費 ,  *自己回帰モデル ,  自己相関 ,  Verilog ,  次数 ,  *ハードウェア実装
準シソーラス用語： パラメトリック法 ,  *自己回帰 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (5件)： 低エネルギー ,  スペクトル解析 ,  自己回帰モデル ,  推定 ,  ハードウェア実装