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J-GLOBAL ID：201902266908325492   整理番号：19A2180092

3.9dBm出力と2.1%DC-RF効率を持つ-40-DBC集積位相雑音45GHzサブサンプリングPLL【JST・京大機械翻訳】

A -40-dBc Integrated-Phase-Noise 45-GHz Sub-Sampling PLL with 3.9-dBm Output and 2.1% DC-to-RF Efficiency

著者 (7件)： Lee Sangyeop (Hiroshima University, Japan) ,  Takano Kyoya (Hiroshima University, Japan) ,  Hara Shinsuke (National Institute of Information and Communications Technology, Japan) ,  Dong Ruibing (Hiroshima University, Japan) ,  Amakawa Shuhei (Hiroshima University, Japan) ,  Yoshida Takeshi (Hiroshima University, Japan) ,  Fujishima Minoru (Hiroshima University, Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： RFIC  ページ： 175-178  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文は,40nm CMOSにおけるミリ波(mmW)サブサンプリングPLLを提示した。サブサンプリングPLLは,周波数がNによって乗算されるとき,通常のN2より低い電荷ポンプにより,帯域内位相雑音を減少させる。二つのサブサンプリング位相検出器(SSPD)と電荷ポンプ(SSCP)を用いて,VCO出力トーン周辺のサブサンプリングによる混合生成物をキャンセルし,ループ利得を増強した。VCO位相雑音により規定された帯域外位相雑音は,伝送線路共振器,大きなMOSFETスイッチ,および逆クラスF出力整合から成るVCOを採用することにより低減される。提案したPLLは,45GHzで動作し,-40dBc集積位相雑音(0.1kHz-40MHz),3.9-dBm出力電力,および2.1%DC-RF効率を達成した。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 共振器 ,  利得 ,  周波数帯 ,  CMOS ,  伝送線路 ,  EHF波 ,  スイッチ ,  MOSFET ,  *位相雑音
準シソーラス用語： 出力電力 ,  位相検出器 ,  チャージポンプ回路 ,  *サブサンプリング , 【Automatic Indexing@JST】

分類 (3件)： 発振回路  (NC05020Y) ,  半導体集積回路  (NC03162T) ,  図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (5件)： RF ,  集積 ,  位相雑音 ,  サブサンプリング ,  PLL