文献

J-GLOBAL ID：201902273469768098   整理番号：19A2718645

SoC-FPGAデバイスのためのI/Oキャッシュコヒーレンス戦略の解析と最適化【JST・京大機械翻訳】

Analysis and Optimization of I/O Cache Coherency Strategies for SoC-FPGA Device

著者 (6件)： Min Seung Won (University of Illinois) ,  Huang Sitao (University of Illinois) ,  El-Hadedy Mohamed (California State Polytechnic University, Pomona) ,  Xiong Jinjun (IBM T.J. Watson Research Center) ,  Chen Deming (University of Illinois) ,  Hwu Wen-mei (University of Illinois)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： FPL  ページ： 301-306  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 従来のPCIベースのFPGA加速器とは異なり,異種SoC-FPGAデバイスはCPUとハードウェア加速器上で動作するソフトウェア間のより厳しい統合を提供する。現代の不均一SoC-FPGAプラットフォームはCPUとFPGAの間の多重I/Oキャッシュコヒーレンスオプションをサポートするが,これらのオプションはアプリケーションとデータアクセスパターンに依存して達成された帯域幅に対して不注意な効果を持つことができる。CPUと加速器の間の最も効率的な通信を提供するために,データトランザクション挙動を理解し,正しいI/Oキャッシュコヒーレンス法を選択することが不可欠である。本論文では,SoCプラットフォームとしてXilinx Zynq超スケール+を用いて,特定のI/Oキャッシュコヒーレンス法が異なる状況においてより良いか悪いかを示し,最終的に全体の加速器性能に影響を及ぼすことを示した。著者らの解析に基づいて,著者らはさらに,異なるI/OキャッシュコヒーレンスオプションによってI/O性能を改善するために,可能なソフトウェアとハードウェア修正を調査した。提案した修正により,SoC設計の全体性能は平均20%改善できる。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： ソフトウェア ,  ハードウェア ,  *最適化 ,  応用プログラム ,  加速器 ,  多重化 ,  *FPGA ,  帯域幅
準シソーラス用語： 不注意 ,  アクセスパターン ,  *システムオンチップ , 【Automatic Indexing@JST】

分類 (2件)： 図形・画像処理一般  (JE04010I) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： SOC ,  FPGA ,  キャッシュコヒーレンス ,  戦略 ,  解析 ,  最適化