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J-GLOBAL ID：201902284486426449   整理番号：19A2566390

固定優先度,プリエンプティブ,マルチタスク実時間システムに適用したフォールトトレラント,予測可能アーキテクチャのための命令キャッシュ同期によるWatchdogプロセッサの結合【JST・京大機械翻訳】

Combining watchdog processor with instruction cache locking for a fault-tolerant, predictable architecture applied to fixed-priority, preemptive, multitasking real-time systems

著者 (2件)： Marti-Campoy Antonio (Institute of Information and Communication Technologies (ITACA), Universitat Polite`cnica de Vale`ncia, Vale`ncia, Spain) ,  Rodriguez-Ballester Francisco (Institute of Information and Communication Technologies (ITACA), Universitat Polite`cnica de Vale`ncia, Vale`ncia, Spain)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： ETFA  ページ： 259-265  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 監視装置を用いた制御フロー監視は,マイクロプロセッサシステムの信頼性を向上させる良く知られた技術である。ほとんどのアプローチは,プロセッサ命令ストリームに対するウォッチドプロセッサのための参照署名を埋め込んだ。これらの特徴は,主プロセッサによるプログラム実行中の制御フロー誤差を検出するために必要な情報を含んでいる。本論文では,故障耐性と動的キャッシュ同期の両方を組み合わせたアーキテクチャを提案した。この組合せは,時計のプロセッサ署名がプログラムコードに沿って挿入されるという事実を利用して達成される。次に,キャッシュ同期情報をこれらの署名に組み込んだ。また,主プロセッサによってフェッチされる命令をロックするか否かにかかわらず,キャッシュ制御装置を知らせるために必要な回路を,ウォッチイヌプロセッサに追加した。このアプローチにより,フォールトトレラントとリアルタイムの両方の特徴は,同じハードウェアによりサポートされ,従って,シリコン金型またはFPGAサイズに関する部屋を節約する。実験からの結果は,ほとんどの場合,このアプローチが以前のハードウェアコストの提案よりも同じ性能に達することを示した。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *予測 ,  計算機コード ,  *キャッシュメモリ ,  *演算プロセッサ ,  信頼性 ,  *優先度 ,  *計算機アーキテクチャ ,  マイクロプロセッサ ,  *フォールトトレランス ,  FPGA ,  ハードウェア ,  ケイ素 ,  監視装置
準シソーラス用語： *実時間 ,  *指令 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (8件)： 優先度 ,  マルチタスク ,  実時間システム ,  フォールトトレラント ,  予測 ,  アーキテクチャ ,  命令キャッシュ ,  プロセッサ