抄録/ポイント:
抄録/ポイント
文献の概要を数百字程度の日本語でまとめたものです。
部分表示の続きは、JDreamⅢ(有料)でご覧頂けます。
J-GLOBALでは書誌(タイトル、著者名等)登載から半年以上経過後に表示されますが、医療系文献の場合はMyJ-GLOBALでのログインが必要です。
VLSI設計における多論理回路は,回路のトランジスタ数を低減し,データ転送速度を著しく増加させるのに役立つことを最近の研究が示している。本論文では,トンネル電界効果トランジスタ(TFET)を用いたディジタル変換器(ADC)への二つのビット三元出力Flashアナログの実装のための効率的な設計方法論を示した。オン電流が2倍以上の最適化SiGe TFET構造は,標準の45nm MOSFETよりも少なくとも1桁低いオフ電流を開発した。これらのデバイスは,提案したADCのための基本的な活性要素を形成する。新しい相補的TFET(CTFET)に基づくコンパレータ設計も,従来のCMOSベースのコンパレータ設計よりも遅れと電力消費が少ない論文で提案した。TFETデバイスによる論理関数を直接設計するための効率的な方法論を,50mVの分解能と9レベルに量子化した入力を持つ2ビット三元ADC出力を得て,本論文で説明した。提案したCTFETベースADCは,文献で利用可能な2ビット三元フラッシュADC設計に必要なトランジスタ数70よりも著しく低い,必要な2ビット三元出力へのコンパレータ出力を符号化するために,48トランジスタだけを必要とする。CTFETベースの三元ADCの性能は,45nm CMOS技術で実装された同じADC回路でベンチマーク化された。CTFETに基づくADCは,対応するCMOSベースADCよりもはるかに少ない遅延を持つだけでなく,大幅に少ない電力を消費し,電力遅延積(PDP)の全体的な減少は99.7%であることが示されている。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】