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J-GLOBAL ID：201902284496944218   整理番号：19A1205869

最適化相補型TFETデバイスを用いた2ビット3値フラッシュADCの実現のための効率的な設計アプローチ【JST・京大機械翻訳】

An Efficient Design Approach for Implementation of 2 Bit Ternary Flash ADC Using Optimized Complementary TFET Devices

著者 (6件)： Vidhyadharan Sanjay ,  Ramakant Ramakant ,  S.V Abhay ,  Shyam A. Krishna ,  Hirpara Mohit P. ,  Dan Surya S.
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： VLSID  ページ： 401-406  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： VLSI設計における多論理回路は,回路のトランジスタ数を低減し,データ転送速度を著しく増加させるのに役立つことを最近の研究が示している。本論文では,トンネル電界効果トランジスタ(TFET)を用いたディジタル変換器(ADC)への二つのビット三元出力Flashアナログの実装のための効率的な設計方法論を示した。オン電流が2倍以上の最適化SiGe TFET構造は,標準の45nm MOSFETよりも少なくとも1桁低いオフ電流を開発した。これらのデバイスは,提案したADCのための基本的な活性要素を形成する。新しい相補的TFET(CTFET)に基づくコンパレータ設計も,従来のCMOSベースのコンパレータ設計よりも遅れと電力消費が少ない論文で提案した。TFETデバイスによる論理関数を直接設計するための効率的な方法論を,50mVの分解能と9レベルに量子化した入力を持つ2ビット三元ADC出力を得て,本論文で説明した。提案したCTFETベースADCは,文献で利用可能な2ビット三元フラッシュADC設計に必要なトランジスタ数70よりも著しく低い,必要な2ビット三元出力へのコンパレータ出力を符号化するために,48トランジスタだけを必要とする。CTFETベースの三元ADCの性能は,45nm CMOS技術で実装された同じADC回路でベンチマーク化された。CTFETに基づくADCは,対応するCMOSベースADCよりもはるかに少ない遅延を持つだけでなく,大幅に少ない電力を消費し,電力遅延積(PDP)の全体的な減少は99.7%であることが示されている。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 論理関数 ,  アナログ系 ,  *最適化 ,  量子化 ,  コンパレータ ,  ベンチマーク ,  CMOS ,  電力消費 ,  電流 ,  論理回路 ,  電力 ,  分解能 ,  トランジスタ
準シソーラス用語： *フラッシュADC ,  *トンネル電界効果トランジスタ , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (6件)： 最適化 ,  TFET ,  ビット ,  3値 ,  フラッシュADC ,  設計アプローチ